碳化硅半導體裝置及其制造方法
【技術領域】
[0001] 本發(fā)明設及一種降低碳化娃外延層表面的結晶缺陷密度的碳化娃半導體裝置及 其制造方法。
【背景技術】
[0002] 近年來，碳化娃半導體裝置作為能夠超越娃器件的特性限制的器件備受關注。尤 其是碳化娃半導體裝置與娃半導體裝置相比，具有擊穿電場強度高(大約高10倍）、熱傳導 率高(大約高3倍)等優(yōu)異的物理特性，從而期待將運些優(yōu)異的物理特性應用于功率半導體 裝置。
[0003] 運些優(yōu)異的物理特性依賴于Si與C原子間較大的結合能量，但另一方面，由于Si與 C結合時周期性結構不同，其結晶中大多存在2H、3C、4H、細、15R等多型（結晶多型），在結晶 生長中容易發(fā)生不匹配運樣的問題。因此，實際情況為，在制作SiC單晶時，不可避免地混入 不同種類的多型結晶，容易發(fā)生由多型結晶的形成所引起的結晶不匹配而導致的錯位等結 晶缺陷。因此，與幾乎接近于無錯位的Si半導體相比，現(xiàn)有的SiC半導體中大多存在巨大的 結晶缺陷。
[0004] 然而，作為SiC基板原材料的SiC結晶晶錠，由于高溫下的烙液的穩(wěn)定性差，因此如 Si運樣難W從烙液中進行結晶生長，通常采用升華法來制作。將從運種用升華法制作出的 晶錠上切出的SiC半導體晶圓作為襯底基板，在該SiC襯底基板上通過氣相法使SiC層外延 生長，在該SiC外延層（W下稱為SiC外延層）中做出雜質擴散層及接合結構，來制造 SiC器 件。在SiC外延層上形成器件時，可W適用與Si器件大致同樣的工藝，但由于在SiC襯底基板 及SiC外延層中，滲雜劑原子幾乎不進行熱擴散，因此在雜質擴散層的形成中不能使用熱擴 散法運一方面有較大區(qū)別。
[0005] 因此，在SiC器件中，在形成雜質擴散層時，需要根據(jù)擴散層的深度通過離子注入 條件不同的多階段(多次)高溫離子注入來形成擴散層，W及為使其活性化而進行1600°c W 上高溫熱處理。
[0006] 由于SiC器件是在半導體基板兩主表面間方向上流過電流的縱型器件，因此若半 導體基板的電流通路內存在結晶缺陷，則器件的電氣特性惡化，產(chǎn)品合格率下降。例如，在 SiC-SBD(碳化娃肖特基勢壘二極管；SiC-Shottky Barrier Diode)或SiC-M0SFET(碳化娃 金屬氧化物半導體場效應晶體管)等器件中，尤其在其SiC外延層表面的結晶缺陷直接關系 到特性惡化和可靠性品質，因此表面缺陷密度的降低及表面缺陷密度評價方法的確定對于 提高SiC器件合格率及可靠性將成為重要的研究課題。
[0007] SiC外延層表面的缺陷大致分為，引起作為基底的SiC襯底基板缺陷的貫通螺型錯 位(TSD)或貫通刃型錯位(T邸)等向上層的外延層延伸的錯位缺陷、W及外延生長中在外延 層內形成的缺陷（凹孔（ククシ木一瓜)等）。
[000引圖2中的(a)中，示意性示出了SiC半導體裝置的截面，該SiC半導體裝置是通過不 導入應變層而形成SiC外延層的現(xiàn)有制造方法，使形成于SiC襯底基板上的TSD，保持TSD不 變地擴展到外延層表面，或者使結晶缺陷類型轉換為基底面錯位（Basal Plane Dislocation, W下稱為BPD)或胡蘿h型（年中口外)缺陷并擴展到外延層表面。
[0009] 作為SiC襯底基板原有的缺陷，在2000年代，被稱為微管的錯位缺陷已成為較大問 題，而現(xiàn)在通過改善結晶制作方法，微管缺陷已大幅減少。然而即便是現(xiàn)在，實際情況是上 述稱為TSD、T抓的錯位缺陷仍存在大概1000個/cm 2的程度，W運些缺陷為起點，進而存在向 外延層中擴展延伸缺陷的問題，要求降低SiC襯底基板的缺陷。
[0010] 此外，對于外延層形成中發(fā)生的缺陷（凹孔等），通過改良外延層形成裝置、形成條 件正在逐步降低。實際情況是:無法充分控制使上述SiC襯底基板上發(fā)生的TSD或T邸等錯位 缺陷繼續(xù)向外延層延伸并貫通運樣的缺陷，尤其對于在表面上形成有凹凸圖案的胡蘿h型 缺陷幾乎無法控制。該胡蘿h型缺陷是指與螺旋錯位和基底面錯位相關的缺陷。已知運些缺 陷與器件的電氣特性不良，尤其是漏電流不良有關，并成為產(chǎn)品合格率低下的主要原因。
[0011] 接下來，WSiC-S抓為例，對現(xiàn)有的SiC器件制造工序的概要進行說明。圖5(1)表示 SiC-S抓的完成截面，圖5(2)表示其制造工序。
[001^ 在圖5(2)中的工序(a)中，對n型SiC襯底基板1(雜質濃度>1 X l0i8cnf3,基板厚度 350皿)的Si面?zhèn)冗M行化學機械研磨（Qiemical Mechanical Polising, W下稱為CMP)并進 行外延層形成前處理。
[OOK]圖5(2)中的工序(b)中，在該Si面上堆積n型SiC外延層2(雜質濃度約1 X l〇i6cnf3， 基板厚度lOwii)。原料氣體使用SiH4、C抽8,運載氣體使用出，在生長溫度1700°C下進行CVD生 長。使用氮(化)作為n型滲雜劑。
[0014] 在圖5(2)中的工序(C)中，在SiC外延層2表面上形成S抓周邊耐壓結構。即，通過Al 或B等多階段離子注入，在形成規(guī)定深度(Xj)的P型離子注入?yún)^(qū)域后，W1600°C左右進行熱 處理，使注入離子種類活性化，形成具有電場緩和功能的P型區(qū)域3作為周邊耐壓結構。
[0015] 在圖5(2)中的工序(d)中，在SiC襯底基板1的背面?zhèn)刃纬蒒i蒸鍛膜后，Wiooor左 右進行熱處理，形成歐姆特性（才一夕性)的Ni娃化物膜4。然后，在SiC襯底基板表面?zhèn)鹊?SiC外延層2表面上形成氧化膜5的接觸孔后，形成Ti等的肖特基勢壘電極6。在肖特基勢壘 電極6與SiC外延層2的接合部上，通過500°C左右的熱處理，形成Ti娃化物等的娃化物層。
[0016] 在圖5(2)中的工序(e)中，分別在表面?zhèn)刃纬葾lSi電極膜7,在背面形成Ti/Ni/Au 電極8,從而完成SBD器件。
[0017]在W上說明的SiC-SBD器件的制造工序中，若在工序(b)中形成的SiC外延層2的表 面上存在結晶缺陷，則在工序(d)中形成Ti娃化物層時，將阻礙形成良好的肖特基結，因此 成為SBD器件特性不良的原因。
[0018] SiC外延層表面的缺陷，很有可能受到形成S抓的肖特基勢壘的表面?zhèn)韧藁飳踊?MOSFET的柵氧化膜品質的影響。特別是在S抓中，由于缺陷的生成而導致肖特基勢壘高度變 化，有可能增大漏電流。此外，由于運些表面缺陷大多在SiC表面形成有階梯狀的高度差，因 此在該臺階部，娃化物層的形成變得不均勻，有可能成為局部電場集中點。因此，如上所述， 在實際的器件制造工序中，通常在評價外延層表面的缺陷分布的階段，將存在特定缺陷種 類的忍片從制造工序中排除。在運些表面缺陷中，作為出現(xiàn)頻率最高的缺陷種類有胡蘿h型 缺陷。最近，正逐步研究尤其是由胡蘿h缺陷引起的對器件合格率的影響，尤其在進行與反 向特性惡化相關的討論。如上所述，對于SiC外延層的表面缺陷，旨在改善器件的合格率，并 討論各種降低缺陷的方法，其主要成果是改善基板的形成方法。
[0019] 為了提高SiC器件制造中的合格率，對于降低結晶缺陷的方法，已知下述專利文 獻。
[0020] 專利文獻1、2中公開了通過使結晶生長初期的緩沖層最優(yōu)化來降低缺陷的方法。 專利文獻3中公開了如下方法:通過選擇外延層的生長條件將微管等缺陷埋在在中途而使 其不到達表面的方法。進而，專利文獻4中公開了如下方法:通過中斷外延碳化娃層的生長 并進行蝕刻，從而使外延層厚度減小，終止胡蘿h型缺陷，接著，通過使外延碳化娃的第二層 再生長的工序來降低外延層表面的胡蘿h缺陷。
[0021]