芯片封裝結(jié)構(gòu)及其制造方法
【專利說明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明關(guān)于芯片封裝技術(shù)領(lǐng)域，特別關(guān)于一種芯片封裝結(jié)構(gòu)及其制造方法。
【【背景技術(shù)】】
[0002]芯片封裝結(jié)構(gòu)不僅提供芯片對環(huán)境污染的防護，也提供封裝于其內(nèi)的芯片的一連接接口。隨著小型電子產(chǎn)品需求的成長，制造商及其他電子產(chǎn)業(yè)持續(xù)尋求縮小用于電子產(chǎn)品內(nèi)集成電路的尺寸的方法。據(jù)此，已發(fā)展出三維集成電路封裝技術(shù)并開始實行。
[0003]堆桟封裝結(jié)構(gòu)設(shè)計，例如堆桟式封裝層迭(package-on-package,以下簡稱為PoP)封裝技術(shù)已逐漸普及。顧名思義，PoP是半導(dǎo)體封裝的創(chuàng)新，其指將一封裝體堆棧(stacking)至另一封裝體的頂部。PoP裝置可做相互垂直結(jié)合，例如分離的內(nèi)存(discretememory)及邏輯封裝體。
[0004]現(xiàn)已發(fā)展出新的封裝技術(shù)以改善半導(dǎo)體裝置的密度(density)及功能。這些用于半導(dǎo)體裝置的相關(guān)的新式封裝技術(shù)面臨了制造上的挑戰(zhàn)。
【
【發(fā)明內(nèi)容】
】
[0005]為了解決上述問題，本發(fā)明提出了一種芯片封裝結(jié)構(gòu)及其制造方法。
[0006]根據(jù)本發(fā)明的第一方面，提供一種芯片封裝結(jié)構(gòu)，包括:第一封裝體，其中，該第一封裝體包括:至少一半導(dǎo)體晶片;介電結(jié)構(gòu)，圍繞該半導(dǎo)體晶片；以及多個導(dǎo)電結(jié)構(gòu)，穿過該介電結(jié)構(gòu)且圍繞該半導(dǎo)體晶片；中介層基底，位于該第一封裝體上方;多個導(dǎo)電特征元件，位于該中介層基底內(nèi)或位于該中介層基底上方；以及第二封裝體，位于該中介層基底上方，其中，該第一封裝體經(jīng)由該多個導(dǎo)電結(jié)構(gòu)及該多個導(dǎo)電特征元件電性耦接該第二封裝體。
[0007]根據(jù)本發(fā)明的第二方面，提供一種芯片封裝結(jié)構(gòu)的制造方法，包括:提供第一封裝體，其中該第一封裝體包括:至少一半導(dǎo)體晶片;介電結(jié)構(gòu)，圍繞該半導(dǎo)體晶片；以及多個導(dǎo)電結(jié)構(gòu)，穿過該介電結(jié)構(gòu)且圍繞該半導(dǎo)體晶片;將中介層基底接合至該第一封裝體上方；以及將第二封裝體接合至該中介層基底上方。
[0008]本發(fā)明提供的芯片封裝結(jié)構(gòu)及其制造方法可明顯降低相關(guān)的制程成本及制程時間。
【【附圖說明】】
[0009]圖1是根據(jù)本發(fā)明實施例的封裝結(jié)構(gòu)剖面示意圖。
[0010]圖2是根據(jù)本發(fā)明實施例的封裝結(jié)構(gòu)剖面示意圖。
[0011 ]圖3是根據(jù)本發(fā)明實施例的封裝結(jié)構(gòu)剖面示意圖。
[0012]圖4是根據(jù)本發(fā)明實施例的封裝結(jié)構(gòu)剖面示意圖。
[0013]圖5是根據(jù)本發(fā)明實施例的封裝結(jié)構(gòu)剖面示意圖。
[0014]圖6是根據(jù)本發(fā)明實施例的封裝結(jié)構(gòu)剖面示意圖。【【具體實施方式】】
[0015]下面的描述是實施本發(fā)明的較佳預(yù)期模式。這種描述是為了說明本發(fā)明的一般原理的目的，而不應(yīng)被理解成具有限制性的意義。但是應(yīng)當(dāng)理解，實施例可以利用軟件、硬件、固件、或其任何組合來實現(xiàn)。
[0016]以下說明本發(fā)明實施例的制作與使用。然而，可輕易了解本發(fā)明實施例可實施于廣泛的各種特定背景。所揭示的特定實施例僅僅用于說明以特定方法制作及使用本發(fā)明，并非用以局限本發(fā)明的范圍。
[0017]要了解的是本說明書以下的揭露內(nèi)容提供許多不同的實施例或范例，以實施本發(fā)明的不同特征。而本說明書以下的揭露內(nèi)容是敘述各個特征元件及其排列方式的特定范例，以求簡化發(fā)明的說明。當(dāng)然，這些特定的范例并非用以限定本發(fā)明。再者，在以下敘述提及在第二制程前進(jìn)行第一制程，可包括第二制程于第一制程之后立刻進(jìn)行的實施例，且也可包括附加制程于第一制程與第二制程之間進(jìn)行的實施例。為了簡化與清楚化，許多特征元件可能被任意地繪制成不同的尺寸比例。再者，以下述及一第一特征元件位于一第二特征元件上或之上時，包括第一特征元件與第二特征元件直接接觸的實施例，且也可包括附加特征元件形成于第一特征元件與第二特征元件之間的實施例，使得第一特征元件與第二特征元件可能不彼此直接接觸。
[0018]以下說明實施例的不同變化。全文中圖式及實施例說明中使用相同或相似的標(biāo)號來表示相同或相似的元件。
[0019]請參考圖1，其是根據(jù)本發(fā)明實施例的封裝結(jié)構(gòu)10剖面示意圖。提供一封裝體102。在一些實施例中，封裝體102包括至少一半導(dǎo)體晶片，例如半導(dǎo)體晶片103。封裝體102也包括一介電結(jié)構(gòu)(dielectric structure) 104，其圍繞半導(dǎo)體晶片103。封裝體102更包括一或多個導(dǎo)電結(jié)構(gòu)106，其穿過介電結(jié)構(gòu)104且圍繞半導(dǎo)體晶片103。在一些實施例中，局部去除介電結(jié)構(gòu)104以形成穿孔(through hole)。之后，在穿孔內(nèi)填入一或多個導(dǎo)電材料以形成導(dǎo)電結(jié)構(gòu)106。在一些實施例中，利用雷射鉆孔制程(laser drilling process)、光學(xué)微影(photolithography)及蝕刻制程(etching process)或其他合適制程或其組合來形成穿孔。
[0020]在一些實施例中，半導(dǎo)體晶片103包括一或多個邏輯設(shè)備。在一些實施例中，介電結(jié)構(gòu)104包括一模塑成型材料(molding compound)。在一些實施例中，導(dǎo)電結(jié)構(gòu)106由銅、鋁、鎢、鎳、鈦、金、鉑或其他合適的導(dǎo)電材料或其組合所構(gòu)成。
[0021 ] 如圖1所示，根據(jù)一些實施例，封裝體102包括一介電層108及一重布線層110，介電層108及重布線層110位于介電結(jié)構(gòu)104、導(dǎo)電結(jié)構(gòu)106及半導(dǎo)體晶片103下方。重布線層110構(gòu)成與導(dǎo)電結(jié)構(gòu)106及與半導(dǎo)體晶片103的接墊(未繪示)的電性連接。因此，半導(dǎo)體晶片103的導(dǎo)電路徑是扇出(fan out)且引導(dǎo)至(led to)半導(dǎo)體晶片103的相對側(cè)。在一些實施例中，使用多道沉積(multiple deposit1n)及圖案化制程(patterning process)以形成介電層108及重布線層110。
[0022]在一些實施例中，介電層108包括多個堆桟層(stacked layer)。在一些實施例中，介電層108由聚酰亞胺(poly imide)、氧化娃、氮化娃、環(huán)氧樹脂基材料或其他適合的介電材料或其組合所構(gòu)成。在一些實施例中，重布線層110包括多個導(dǎo)電線及導(dǎo)電通孔(via)。在一些實施例中，重布線層110由銅、鋁、鉑、鎢、鈦、鎳、金、或其他合適的導(dǎo)電材料或其組合所構(gòu)成。
[0023]如圖1所示，根據(jù)一些實施例，若干的導(dǎo)電元件112形成于重布線層110及介電層108下方。每一導(dǎo)電元件112電性連接于至少一重布線層110。在一些實施例中，導(dǎo)電元件112由焊料材料所構(gòu)成。在一些實施例中，導(dǎo)電元件112包括金屬柱(post)或金屬柱型體(pillar)。舉例來說，導(dǎo)電元件112包括銅柱及/或銅柱型體。在一些實施例中，通過焊球植入(solder ball placement)制程、電鍍制程或其他合適的制程或其組合來形成導(dǎo)電元件112。
[0024]封裝體102可使用各種不同的方法來制作。在一些實施例中，利用晶圓級封裝制程(wafer-level packaging process)形成封裝體102。在一些實施例中，多個半導(dǎo)體晶片放置于一承載基底上，例如:玻璃晶圓、半導(dǎo)體晶圓等等。之后，在半導(dǎo)體晶片及承載基底上方施加晶圓模塑材料以固定半導(dǎo)體晶片。接著，介電層108及重布線層110形成于半導(dǎo)體晶片上方。重布線層110對應(yīng)并電性連接至半導(dǎo)體晶片。導(dǎo)電元件112接著形成于重布線層110上。之后，移除承載基底，并將另一承載體貼附至導(dǎo)電元件112。另一晶圓模塑材料可施加于半導(dǎo)體晶片上以形成介電結(jié)構(gòu)104。導(dǎo)電結(jié)構(gòu)106接著形成于介電結(jié)構(gòu)104內(nèi)。之后，進(jìn)行一切割制程(dicing process)以形成多個封裝體102。于變化實施例中，此階段也可不進(jìn)行切割制程。然而，可以理解的是本發(fā)明并不局限于此。在一些實施例中，可以不同的方式來進(jìn)行晶圓級(wafer level)封裝制程。
[0025]如圖1所示，根據(jù)一些實施例，中介層基底114接合至封裝體102上方。在一些實施例中，中介層基底114未直接接觸封裝體102。在一些實施例中，中介層基底114與封裝體102隔開。舉例來說，中介層基底114與封裝體102的上表面相隔一距離D1。距離Dl在10微米至40微米的范圍。在其他一些實施例中，距離Dl在15微米至30微米的范圍。在其他一些實施例中，中介層基底114由介電材料所構(gòu)成。介電材料包括環(huán)氧樹脂、氰酸酯(cyanate ester)、聚酰亞胺、聚四氟乙稀(polytetrafluoroethylene)、稀丙基化聚苯醚(allylatedpolyphenyIene ether)或其他合適的介電材料、或其組合。在一些實施例中，中介層基底114包括纖維散布于介電材料內(nèi)。舉例來說，將玻璃纖維加入于介電材料內(nèi)。
[0026]如圖1所示，根據(jù)一些實施例，通過位于中介層基底114與封裝體102之間的多個導(dǎo)電元件116將中介層基底114接合至封裝體102上方。在一些實施例中，每一導(dǎo)電元件116電性連接于至少一導(dǎo)電結(jié)構(gòu)106。在一些實施例中，導(dǎo)電元件116由一或多個焊料材料或其他合適的導(dǎo)電材料或其組合所構(gòu)成。在一些實施例中，通過焊球植入制程(solder ballplacement process)、電鍍制程(plating process)、或其他合適的制程、或其組合來形成導(dǎo)電元件116。在一些實施例中，進(jìn)行一回流制程(reflow process)以通過導(dǎo)電元件116將中介層基底114與封裝體102接合。
[0027]如圖1所示，根據(jù)一些實施例，多個導(dǎo)電特征元件118形成于中介層基底114內(nèi)及/或上方。導(dǎo)電特征元件118提供設(shè)置于中介層基底114相對側(cè)(opposite side)上的元件電性連接之用。在一些實施例中，導(dǎo)電特征元件118由銅、鋁、鎢、鈦、金、鉑、鎳或其他合適的導(dǎo)電材料或其組合所構(gòu)成。在一些實施例中，中介層基底114與導(dǎo)電特征元件118—同構(gòu)成一電路板。在一些實施例中，通過一合適于形成印刷電路板的制程來形成中介層基底114與導(dǎo)電特征元件118。然而，可理解的是本發(fā)明并未局限于此。在一些其他實施例中，可使用不同的材料及/或制程來形成中介層基底114與導(dǎo)電特征元件118。
[0028]如圖1所示，根據(jù)一些實施例，提供一封裝體122并接合至中介層基底114上方。在一些實施例中，封裝體122包括一半導(dǎo)體晶片124。在一些實施例中，半導(dǎo)體晶片124包括一或多個內(nèi)存裝置。在一些實施例中，半導(dǎo)體晶片124包括一或多個邏輯設(shè)備。根據(jù)一些實施例，如圖1所不，一介電層126及多個重布線層128形成于半導(dǎo)體晶片124下方。在一些實施例中，介電層126包括多個堆棧層。在一些實施例中，介電層126由聚酰亞胺、氧化硅、氮化硅、環(huán)氧樹脂基材料、或其他適合的介電材料、或其組合所構(gòu)成。在一些實施例中，重布線層128包括多個導(dǎo)電線及導(dǎo)電通孔。在一些實施例中，重布線層128由銅、鋁、鉑、鎢、鈦、鎳、金、或其他合適的導(dǎo)電材料或其組合所構(gòu)成。
[0029]本發(fā)明的實施例具有許多不同的變化