碳化硅半導(dǎo)體裝置的制造方法
【專(zhuān)利說(shuō)明】碳化硅半導(dǎo)體裝置
本申請(qǐng)是基于2011年11月25日提出的中國(guó)國(guó)家申請(qǐng)?zhí)枮?01110380365.8的申請(qǐng)(半導(dǎo)體裝置)的分案申請(qǐng)，以下引用其內(nèi)容。
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種半導(dǎo)體裝置，特別涉及具有晶體管單元的半導(dǎo)體裝置，該晶體管單元具有多晶硅的柵極電極和含有鋁的布線(xiàn)。
【背景技術(shù)】
[0002]作為能夠?qū)崿F(xiàn)高耐壓、低損失以及高耐熱性的下一代的開(kāi)關(guān)元件，使用碳化硅(SiC)形成的半導(dǎo)體元件(M0SFET(Metal oxide semi conductor field effecttransistor)或IGBT(Insulated Gate Bipolar Transistor)等)有望受到重視，并且，期待應(yīng)用于變換器(inverter)等功率半導(dǎo)體裝置。
[0003]在以往的使用了SiC的MOSFET(SiC-MOSFET)中，一般具有如下結(jié)構(gòu):在源極區(qū)域上形成用于獲得歐姆接觸的硅化物層，在其上使鋁(Al)的源極電極成膜(例如，下述的專(zhuān)利文獻(xiàn)I)。在專(zhuān)利文獻(xiàn)I中，公開(kāi)了 Ti的金屬層介于源極區(qū)域的硅化物層和鋁的源極電極之間的結(jié)構(gòu)，并示出了該金屬層作為抑制Al的擴(kuò)散的阻擋金屬發(fā)揮功能的情況。
[0004]專(zhuān)利文獻(xiàn)1:日本特開(kāi)2009-194127號(hào)公報(bào)。
[0005]在以往的SiC-MOSFET中存在如下問(wèn)題:通過(guò)HTGB(HighTemperature Gate Bias)實(shí)驗(yàn)等的在柵極源極間連續(xù)施加電壓的可靠性實(shí)驗(yàn)，柵極源極間的閾值電壓(VGSth)隨時(shí)間下降。
[0006]若閾值電壓下降，則MOSFET的傳輸特性(輸入輸出比)變大，所以，在實(shí)際使用時(shí)過(guò)電流流過(guò)，有可能引起該MOSFET的破壞。此外，接通(turn on)時(shí)的開(kāi)關(guān)速度也變快，所以，在具有多個(gè)MOSFET單元的半導(dǎo)體芯片中，也存在由于MOSFET單元的動(dòng)作變得不均一而導(dǎo)致產(chǎn)生破壞的情況。即使在實(shí)驗(yàn)時(shí)電特性沒(méi)有問(wèn)題，長(zhǎng)期在柵極源極間施加電壓應(yīng)力(voltage stress)的結(jié)果是，閾值電壓下降，有可能引起與上述同樣的問(wèn)題。
[0007]此外，SiC器件在高溫下也能獲得良好的電特性，所以，也期待在高溫條件下的有效利用。但是，在高溫條件下，源極電極所使用的Al腐蝕確保柵極源極間的絕緣的層間絕緣膜、或者產(chǎn)生向構(gòu)成柵極布線(xiàn)的多晶硅內(nèi)侵入的“鋁尖峰(Al spike)”，存在引起柵極源極間的短路的情況。

【發(fā)明內(nèi)容】

[0008]本發(fā)明是為了解決上述課題而提出的，其目的在于提供一種能夠抑制閾值電壓隨時(shí)間變化而下降并且能夠防止鋁布線(xiàn)導(dǎo)致的絕緣膜的腐蝕或鋁尖峰引起的柵極源極間的短路的半導(dǎo)體裝置。
[0009]本發(fā)明的半導(dǎo)體裝置具有:主晶體管單元，包括在半導(dǎo)體層上配設(shè)的多晶硅的柵極電極以及在所述半導(dǎo)體層的上部形成的雜質(zhì)區(qū)域即源極區(qū)域;層間絕緣膜，覆蓋所述柵極電極上;含有鋁的源極電極，與所述源極區(qū)域連接并且在所述層間絕緣膜上延伸;含有鋁的柵極焊盤(pán)，與所述柵極電極連接;阻擋金屬層，分別介于所述源極電極與所述層間絕緣膜之間以及所述柵極焊盤(pán)與所述柵極電極之間，抑制鋁的擴(kuò)散。
[0010]使抑制鋁的擴(kuò)散的阻擋金屬層介于源極電極與層間絕緣膜之間以及柵極焊盤(pán)與柵極電極之間，從而抑制由晶體管的柵極電極的電壓應(yīng)力而引起的閾值電壓的下降。因此，MOSFET能夠提高動(dòng)作的穩(wěn)定性。此外，即使在高溫條件下也能夠防止因源極電極以及柵極焊盤(pán)中所含有的Al而腐蝕層間絕緣膜或在多晶硅的柵極中產(chǎn)生鋁尖峰，能夠抑制柵極源極間的短路的發(fā)生。
【附圖說(shuō)明】
[0011 ]圖1是具有第一實(shí)施方式的半導(dǎo)體裝置的半導(dǎo)體芯片的俯視圖。
[0012]圖2是第一實(shí)施方式的半導(dǎo)體芯片的MOSFET單元部以及柵極焊盤(pán)區(qū)域的剖視圖。
[0013]圖3是表示HTGB負(fù)性實(shí)驗(yàn)(negative HTGB test)時(shí)間和MOSFET的閾值電壓的變化量的關(guān)系的圖。
[0014]圖4是表示Ti的阻擋金屬層的厚度和MOSFET的閾值電壓的變化量的關(guān)系的圖。
[0015]圖5是表示TiN的阻擋金屬層的厚度和MOSFET的閾值電壓的變化量的關(guān)系的圖。
[0016]圖6是具有第二實(shí)施方式的半導(dǎo)體裝置的半導(dǎo)體芯片的俯視圖。
[0017]圖7是第二實(shí)施方式的半導(dǎo)體裝置的電流感應(yīng)單元(currentsensing cell)部的剖視圖。
[0018]圖8是表示Ti的阻擋金屬層的厚度和MOSFET的閾值電壓的變化量的關(guān)系的圖。
[0019]圖9是表示TiSi的阻擋金屬層的厚度和MOSFET的閾值電壓的變化量的關(guān)系的圖。
[0020]圖10是第五實(shí)施方式的半導(dǎo)體芯片的MOSFET單元部以及柵極焊盤(pán)區(qū)域的剖視圖。[0021 ]圖11是表示HTGB負(fù)性實(shí)驗(yàn)時(shí)間和MOSFET的閾值電壓的變化量的關(guān)系的圖。
[0022]圖12是第六實(shí)施方式的半導(dǎo)體芯片的MOSFET單元部以及柵極焊盤(pán)區(qū)域的剖視圖。
[0023]圖13是表示HTGB負(fù)性實(shí)驗(yàn)時(shí)間和MOSFET的閾值電壓的變化量的關(guān)系的圖。
[0024]圖14是具有第七實(shí)施方式的半導(dǎo)體裝置的半導(dǎo)體芯片的俯視圖。
[0025]圖15是第七實(shí)施方式的半導(dǎo)體裝置的溫度感應(yīng)二極管(temperaturesensingd1de)部的剖視圖。
[0026]其中，附圖標(biāo)記說(shuō)明如下:
I n+緩沖層、2 η—漂移層、3 ρ基極區(qū)域、4 η+源極區(qū)域、5柵極絕緣膜、6柵極電極、7層間絕緣膜、8硅化物層、9阻擋金屬層、10漏極電極、13 ρ+接觸層、14場(chǎng)氧化膜、100MOSFET芯片、101源極電極、102柵極焊盤(pán)、103場(chǎng)限環(huán)、110電流感應(yīng)單元、111電流感應(yīng)電極、91 TiSi層、92 Ti層、93 TiN層、94 Ti層、120溫度感應(yīng)二極管、121陽(yáng)極電極、122陰極電極、11硅氧化膜、123 ρ型多晶硅、124 η型多晶硅。
【具體實(shí)施方式】
[0027]〈第一實(shí)施方式〉
圖1是具有本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的半導(dǎo)體芯片的俯視圖。在這里，作為半導(dǎo)體裝置的一例，示出SiC-MOSFET。在搭載有該MOSFET的MOSFET芯片100的上表面配設(shè)有源極電極1I和與柵極電極連接的柵極焊盤(pán)1 2。此外，在MOSFET芯片100的外周部設(shè)置有場(chǎng)限環(huán)(field limiting ring)103作為末端結(jié)構(gòu)。
[0028]圖2是MOSFET芯片100的剖視圖，圖2(a)示出MOSFET單元部的剖面(沿圖1的A-A線(xiàn)的剖面)，圖2(b)示出柵極焊盤(pán)部的剖面(沿圖1的B-B線(xiàn)的剖面)。在MOSFET芯片100上并排地設(shè)置有多個(gè)圖2(a)所示的結(jié)構(gòu)的單元，各單元的柵極電極連接到柵極焊盤(pán)102。
[0029]該MOSFET是使用成為n+緩沖層I的SiC基板和在其上由成為η—漂移層2的外延生長(zhǎng)層構(gòu)成的外延基板形成的。如圖2那樣，在η—漂移層2的上部形成有ρ基極區(qū)域3，在其表面部分形成有η+源極區(qū)域4以及ρ+接觸層13。在外延生長(zhǎng)層的上表面，以橫跨在η+源極區(qū)域4、ρ基極區(qū)域3以及與其相鄰的η—漂移層2上的方式形成有熱氧化膜的柵極絕緣膜5，在其上配設(shè)有多晶娃的柵極電極6。
[0030]在柵極電極6上形成有TEOS (Tetrae thy I Orthosilicate)等的層間絕緣膜7。其中，如圖2(a)那樣，在n+源極區(qū)域4以及ρ基極區(qū)