具有負(fù)電容的FinFET及其制造方法及電子設(shè)備的制造方法
【技術(shù)領(lǐng)域】
[0001 ]本公開涉及半導(dǎo)體技術(shù)，更具體地，涉及一種具有負(fù)電容的多柵FinFET及其制造方法及包括該FinFET的電子設(shè)備，所述多柵FinFET的柵極之一與負(fù)電容連接。
【背景技術(shù)】
[0002]亞閾值擺幅(Sub-threshold Swing，SS)是金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的一項(xiàng)重要的大于零的性能參數(shù)，希望越小越好。目前，常溫下SS的極限值約為60mV/dec，且難以隨著器件尺寸的縮小而降低。期望能夠?qū)崿F(xiàn)更小的SS，以改善器件性能。

【發(fā)明內(nèi)容】

[0003]本公開的目的至少部分地在于提供一種柵極之一連接有負(fù)電容的鰭式場效應(yīng)晶體管(FinFET)及其制造方法以及包括該FinFET的電子設(shè)備。
[0004]根據(jù)本公開的一個方面，提供了一種FinFET，包括:在襯底上沿第一方向延伸的鰭;在襯底上鰭的第一側(cè)沿與第一方向相交的第二方向延伸從而與鰭相交的第一柵;在襯底上鰭的與第一側(cè)相對的第二側(cè)沿第二方向延伸從而與鰭相交且與第一柵相對的第二柵；以及與第二柵串聯(lián)連接的負(fù)電容器。
[0005]根據(jù)本公開的另一方面，提供了一種電子設(shè)備，包括上述半導(dǎo)體器件形成的集成電路。
[0006]根據(jù)本公開的再一方面，提供了一種制造FinFET的方法，包括:在襯底上形成沿第一方向延伸的鰭;在襯底上鰭的第一側(cè)形成沿與第一方向相交的第二方向延伸以便與鰭相交的第一柵；以及在襯底上鰭的與第一側(cè)相對的第二側(cè)形成沿第二方向延伸以便與鰭相交且與第一柵相對的第二柵，并形成與第二柵串聯(lián)連接的負(fù)電容器。
[0007]根據(jù)本公開的實(shí)施例，可以對FinFET (例如，體FinFET或SOI FinFET)形成分離的第一柵和第二柵，在第二柵上可以串聯(lián)負(fù)電容器。通過這種負(fù)電容器，可以使得總第二柵電容為負(fù)值，從而可以有效降低亞閾值擺幅(SS)。另一方面，第一柵可以如常形成，而不連接負(fù)電容器。通過第一柵，可以有效降低關(guān)斷電流。
【附圖說明】
[0008]通過以下參照附圖對本公開實(shí)施例的描述，本公開的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中:
[0009]圖1是示出了根據(jù)本公開實(shí)施例的鰭式場效應(yīng)晶體管(FinFET)的示意電路圖；
[0010]圖2(a)-2(V)是示出了根據(jù)本公開實(shí)施例的制造FinFET的流程中部分階段的截面圖；
[0011]圖3(a)-3(l)是示出了根據(jù)本公開另一實(shí)施例的制造FinFET的流程中部分階段的截面圖。
【具體實(shí)施方式】
[0012]以下，將參照附圖來描述本公開的實(shí)施例。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本公開的概念。
[0013]在附圖中示出了根據(jù)本公開實(shí)施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚表達(dá)的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計具有不同形狀、大小、相對位置的區(qū)域/層。
[0014]在本公開的上下文中，當(dāng)將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當(dāng)調(diào)轉(zhuǎn)朝向時，該層/元件可以位于該另一層/元件“下”。
[0015]圖1是示出了根據(jù)本公開實(shí)施例的鰭式場效應(yīng)晶體管(FinFET)的示意電路圖。
[0016]如圖1所示，根據(jù)該實(shí)施例的FinFET100包括第一柵(Gl)、第二柵(G2)、源極(S)和漏極(D)。在此，F(xiàn)inFET 100形成為多柵結(jié)構(gòu)，例如第一柵Gl可以是控制柵，第二柵G2可以是背柵，反之亦然。根據(jù)本公開的實(shí)施例，F(xiàn)inFET 100可以包括在襯底上沿第一方向延伸的鰭，第一柵Gl和第二柵G2可以沿與第一方向相交的第二方向延伸，以便與鰭相交。第一柵Gl和第二柵G2彼此相對，且均可以影響鰭中形成的溝道區(qū)。源區(qū)S和漏區(qū)D可以形成在溝道區(qū)兩側(cè)，例如形成于鰭的端部或者形成于在鰭的端部上外延的另外半導(dǎo)體層中。在此，第一柵Gl和第二柵G2可以在第二方向上實(shí)質(zhì)上對準(zhǔn)，且彼此分隔開(例如，通過之間的鰭以及可選地還通過鰭頂部的電介質(zhì)層)。
[0017]例如，第一柵Gl可以包括在疊置的第一柵介質(zhì)和第一柵電極層。另外，第二柵G2可以包括疊置的第二柵介質(zhì)層和第二柵電極層。根據(jù)實(shí)施例，第一柵介質(zhì)和第一柵電極層之間可以插入功函數(shù)調(diào)節(jié)層，和/或第二柵介質(zhì)層和第二柵電極層之間可以插入功函數(shù)調(diào)節(jié)層。
[0018]如本領(lǐng)域技術(shù)人員所知，第一柵Gl(特別是由于第一柵介質(zhì)層)將導(dǎo)致第一柵電容，在此以匕來表示；同樣，第二柵G2(特別是由于第二柵介質(zhì)層)將導(dǎo)致第二柵電容1031，在此以C來表示。這種第一柵電容Cg和第二柵電容C是器件固有的電容。
[0019]根據(jù)本公開的實(shí)施例，可以在第二柵G2上串聯(lián)連接負(fù)電容器1033。因此，負(fù)電容器1033表現(xiàn)為與第二柵電容1031相串聯(lián)。一般地，電容器包括極板-電介質(zhì)層-極板的配置，電介質(zhì)層可以儲存電荷。常規(guī)的電容器呈“正”電容特性，即，當(dāng)電介質(zhì)層儲存的電荷增多時，兩個極板間的電壓增大。在本公開中，將這種電介質(zhì)層稱作常規(guī)電介質(zhì)層，或者直接簡稱為電介質(zhì)層，這與該術(shù)語在本領(lǐng)域的常規(guī)含義相同。與此不同，某些材料在一定狀態(tài)下，可以呈現(xiàn)“負(fù)”電容特性，即，隨著其中儲存的電荷增多，極板間的電壓反而表現(xiàn)為降低。這種材料稱作“負(fù)電容材料”。例如，某些鐵電材料(例如含Zr、Ba或Sr的材料，如HfZrO2、BaT13、KH2PO4或NBT或其任意組合等)在到達(dá)某一臨界電場時，可發(fā)生極化現(xiàn)象。極化使得大量的束縛電荷瞬間積累在材料的表面，使鐵電材料兩端的電壓減小。
[0020]由于串聯(lián)關(guān)系，第二柵處的總電容Ct可以表示為:
[0021]Ct= I Cn I C/( I Cn 1-c),
[0022]其中，C是第二柵電容1031的電容值，Cn是負(fù)電容器1033的電容值(如上所述，為負(fù)值)，I Cn I表示Cn的絕對值。
[0023]此時，如果第一柵Gl是控制柵(此時，第二柵G2可以是背柵)，則亞閾值擺幅(SS)可以表示為:
[0024]SS ? 60(l+Ct/Cg)mV/deco
[0025]根據(jù)上式可以看出，當(dāng)Ct<0時，可以實(shí)現(xiàn)小于60mV/dec的SS。因此，優(yōu)選地，| Cn | <C。另外，當(dāng)SS大于零且數(shù)值越小時，器件性能越佳。因此，優(yōu)選地I Ct I近似等于(或者說，略小于)Cg。此時(1/Ct+1/Cg)小于零，故第一柵Gl與第二柵G2之間的總電容小于零，即此時晶體管是不穩(wěn)定的，也即具有電滯性。
[0026]如果第二柵G2是控制柵(此時，第一柵Gl可以是背柵)，則SS可以表示為:
[0027]SS ? 60(l+Cg/Ct)mV/deco
[0028]根據(jù)上式可以看出，當(dāng)Ct<0時，也可以實(shí)現(xiàn)小于60mV/dec的SS。因此，優(yōu)選地，|Cn<c。同理，當(dāng)SS大于零且數(shù)值越小時，器件性能越佳。因此，優(yōu)選地I Ct I近似等于(或者說，略大于)Cg。此時(1/Ct+1/Cg)大于零，故第一柵Gl與第二柵G2之間的總電容大于零，即此時晶體管是穩(wěn)定的，沒有電滯性，是通常晶體管優(yōu)先的工作狀態(tài)。
[0029]負(fù)電容器1033可以包括形成在第二柵介質(zhì)層與第二柵電極層之間的負(fù)電容材料層。由于負(fù)電容材料層介于第二柵電極層和鰭之間，從而引入了相應(yīng)的(負(fù))電容。而且，該負(fù)電容插入在第二柵介質(zhì)層與第二柵電極層之間，因此相對于由于第二柵介質(zhì)層而在第二柵電極層與鰭之間形成的電容(即，上述第二柵電容)形成串聯(lián)關(guān)系。
[0030]該FinFET還可以包括在負(fù)電容材料層面對第二柵介質(zhì)層的表面以及負(fù)電容材料層面對第二柵電極層的表面中至少一個表面上形成的導(dǎo)電層。如TiN。該導(dǎo)電層優(yōu)選地具有阻擋擴(kuò)散的能力。
[0031]這種FinFET可以如下來制造。例如，可以在襯底上形成沿第一方向延伸的鰭。襯底可以是體(bulk)半導(dǎo)體襯底或者絕緣體上半導(dǎo)體(SOI)襯底?？梢栽谝r底上鰭的第一側(cè)形成沿與第一方向相交的第二方向延伸以便與鰭相交的第一柵，且在襯底上鰭的與第一側(cè)相對的第二側(cè)形成沿第二方向延伸以便與鰭相交且與第一柵相對的第二柵。例如，可以在第一側(cè)形成第一柵所需的疊層，而在第二側(cè)形成第二柵所需的疊層，并對它們進(jìn)行構(gòu)圖來形成最終的柵形狀。在構(gòu)圖時，可以利用沿第二方向延伸且跨過鰭的相同掩模，這樣可以實(shí)現(xiàn)第一柵和第二柵在第二方向上實(shí)質(zhì)上的自對準(zhǔn)。本領(lǐng)域存在多種方式來在襯底上的不同區(qū)域形成不同材料。
[0032]對于第二柵，可以形成與之串聯(lián)連接的負(fù)電容器。如上所述，負(fù)電容器可以插入在第二柵中而與第二柵一體形成。但是，本公開不限于此，負(fù)電容器例如也可以形成于襯底上的其他區(qū)域處或者形成于金屬化疊層中(例如，形成為溝槽電容器的形式)，并通過金屬化互連而連接到第二柵。
[0033]根據(jù)實(shí)施例，可以利用替代柵工藝。具體地，可以在襯底上形成沿第二方向延伸以便與鰭相交的犧牲柵。該犧牲柵可以包括位于鰭的第一側(cè)的第一部分以及位于鰭的第二側(cè)的第二部分，其中第一部分和第二部分相對于彼此具有刻蝕選擇性?？梢赃x擇性刻蝕犧牲柵的第一部分，以在由于該第一部分的去除而留下的空間中形成第一柵，并可以選擇性刻蝕犧牲柵的第二部分，以在由于該第二部分的去除而留下的空間中形成第二柵。形成第一柵和形成第二柵的順序不受限制。
[0034]這種犧牲柵例如可以如下形成。具體地，可以利用第一遮蔽層遮蔽鰭的頂部以及襯底位于第二側(cè)的部分，露出襯底位于第一側(cè)的部分并在該部分上形成第一犧牲材料層。同樣地，可以利用第二遮蔽層遮蔽鰭的頂部以及襯底位于第一側(cè)的部分，露出襯底位于第二側(cè)的部分并在該部分上形成第二犧牲材料層。形成第一犧牲材料層