Qfn封裝高頻集成電路的端子和內(nèi)芯片配置結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種QFN封裝的高頻集成電路的高頻端子和內(nèi)芯片的配置，特別是涉及一種雙路高頻輸入雙路中頻輸出的下變頻集成電路的QFN封裝時的高頻端子和內(nèi)芯片配置。
【背景技術(shù)】
[0002]QFN(Quad Flat No-Lead Package)方形扁平無引腳封裝由于可以把內(nèi)芯片上各個功能電路的接地鍵合點(diǎn)PAD的引線打在一個共同的接地端上，特別適用于高頻集成電路的封裝。圖5為24管腳QFN封裝的引線框架的平面示意圖。Pl到P24為24個管腳；內(nèi)芯片放置盤10既可以作為QFN封裝的公共接地端，也可以作為集成電路的散熱端，又是內(nèi)芯片的承載盤；內(nèi)芯片放置盤10上的安裝區(qū)域11是可放置內(nèi)芯片的最大范圍。這種QFN封裝的框架需要用模具壓制或刻蝕而成，所以一般具有既定的尺寸。
[0003]通常情況下，內(nèi)芯片20被貼到安裝區(qū)域11的中心部，然后通過打線機(jī)把內(nèi)芯片20上的鍵合點(diǎn)和封裝器的引出端連接，把內(nèi)芯片20上的接地PAD打線到公共接地端上。這種情況如圖6所示。
[0004]但是，高頻集成電路的內(nèi)芯片多使用先進(jìn)的制造工藝，其成本與內(nèi)芯片的面積成正比。所以，為了降低成本，內(nèi)芯片的面積需要做到盡量的小。即使小的芯片，需要的管腳數(shù)則由內(nèi)部電路的功能和集成電路的特征所決定。所以，當(dāng)較小的內(nèi)芯片要封裝成比如說24管腳的QFN時，就會造成引線長度的增加。
[0005]而引線長度的增加對于高頻信號的傳輸非常不利。因?yàn)閺逆I合點(diǎn)到集成電路引出端之間的連接線是金屬細(xì)線，而且被封裝在介電常數(shù)較高的樹脂內(nèi)，這個引線實(shí)質(zhì)上就是一個電感。經(jīng)驗(yàn)的結(jié)果表明，直徑為20微米的引線，其電感量大概是InH/mm。也就是說，引線越長，其電感量就越大。這樣的電感量對于低頻集成電路來說不會造成大的影響，而對于高頻集成電路來說則影響巨大。高頻集成電路的高頻輸入或輸出端的阻抗一般設(shè)計(jì)在50歐姆或75歐姆上，其感抗或容抗成分要求盡量的小以減少損失。那么，假如說輸入端上的引線長度是2mm，其電感量L為大概2nH，那么對于頻率f為1GHz的高頻信號，其感抗為2JifL，約為125歐姆。這樣，高頻信號傳輸線就很難得到阻抗的匹配，從而導(dǎo)致傳輸?shù)男盘柣夭〒p耗。不僅如此，高頻信號在金屬線上傳輸時，由于趨膚效應(yīng)，信號只能在金屬線的表面上傳輸，所以引線越長，傳輸途徑的電阻越大，也造成了高頻信號的損失。特別是集成電路的輸入端為高頻信號時，這些信號的損失量就是集成電路的噪聲系數(shù)的增加量，所以，當(dāng)這種集成電路用于無線信號接收時，接收靈敏度會受到很大影響。
[0006]例如，用于衛(wèi)星通訊接收的Ku波段的雙路高頻輸入雙路中頻輸出的下變頻器集成電路包括了雙路高頻放大器、混頻器、中頻放大器、本地振蕩器、鎖相環(huán)等功能電路，采用24端子的QFN封裝最為合適。輸入端Ku波段的信號頻率是10.7GHz到12.75GHz，中頻輸出信號為L波段信號，其頻率為950MHz到2.15GHz。由于其內(nèi)芯片小，而既有的QFN框架有太大的內(nèi)芯片容納范圍，所以鍵合引線長度增加，既造成因趨膚效應(yīng)使得傳輸損耗的增加，又造成因引線的電感量增加、阻抗匹配難以實(shí)現(xiàn)、回波損耗的增加，二者都會引起噪聲系數(shù)的增加從而造成接收靈敏度的劣化。另外，根據(jù)接收機(jī)系統(tǒng)的要求，兩路信號間的隔離度需要大于25dB。
【實(shí)用新型內(nèi)容】
[0007]本實(shí)用新型的目的是提供一種可有效減少輸入端信號損失的QFN封裝高頻集成電路的端子和內(nèi)芯片配置結(jié)構(gòu)。
[0008]為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用如下技術(shù)方案:
[0009]QFN封裝高頻集成電路的端子和內(nèi)芯片配置結(jié)構(gòu)，包括內(nèi)芯片放置盤、端子和內(nèi)芯片，內(nèi)芯片放置盤中部設(shè)置有安裝區(qū)域，此安裝區(qū)域?yàn)閮?nèi)芯片放置盤可放置內(nèi)芯片的最大范圍；高頻集成電路的兩個高頻輸入端子配置在內(nèi)芯片放置盤的同一邊上且相隔兩個或兩個以上端子，內(nèi)芯片設(shè)置在安裝區(qū)域中最靠近此兩個高頻輸入端的位置上。
[0010]兩個高頻輸入端子于內(nèi)芯片放置盤的同一邊上呈對稱設(shè)置。
[0011]高頻集成電路的兩個中頻輸出端子分別配置在內(nèi)芯片放置盤上與高頻輸入端所在邊相鄰的一對對邊上。
[0012]兩個中頻輸出端子于內(nèi)芯片放置盤的此一對對邊上呈對稱設(shè)置。
[0013]采用上述方案后，本實(shí)用新型通過適當(dāng)配置高頻輸入端的位置，并把內(nèi)芯片配置在最靠近高頻輸入端的位置；進(jìn)一步地，還將高頻集成電路的兩個中頻輸出端子分別配置在內(nèi)芯片放置盤上與高頻輸入端所在邊相鄰的一對對邊上。
[0014]與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果是:
[0015]一、高頻輸入端的鍵合引線縮短，因?yàn)楦哳l信號的趨膚效應(yīng)而造成的傳輸損失減少。
[0016]二、高頻輸入端的鍵合引線的電感量減少了，集成電路的高頻輸入端阻抗匹配狀態(tài)改善，減少了因?yàn)樽杩共黄ヅ涠斐傻幕夭〒p耗。
[0017]三、因?yàn)檩斎攵藫p耗的減少，集成電路的噪聲系數(shù)得到改善。從而使得接收機(jī)的接收靈敏度得到提高。
[0018]四、可以實(shí)現(xiàn)兩路信號間的隔離度要求。
【附圖說明】
[0019]圖1為本實(shí)用新型中端子和內(nèi)芯片配直不意圖；
[0020]圖2為1.65mmX 1.65mm大小的內(nèi)芯片設(shè)置在QFN中心和靠近高頻輸入端的兩種情況下回波損失的仿真結(jié)果示意圖；
[0021]圖3為1.65mmXl.65mm大小的內(nèi)芯片設(shè)置在QFN中心和靠近高頻輸入端的兩種情況下噪聲系數(shù)的仿真結(jié)果示意圖；
[0022]圖4為24端子0.5mm端距的QFN的兩個端子間的隔離度與間距的關(guān)系示意圖；
[0023]圖5為常規(guī)的24管腳QFN的框架示意圖；
[0024]圖6為現(xiàn)有技術(shù)中24管腳QFN封裝的鍵合引線和芯片配置示意圖。
【具體實(shí)施方式】
[0025]本實(shí)用新型的QFN封裝高頻集成電路以雙路高頻輸入雙路中頻輸出的Ku波段下變頻器集成電