本申請要求2015年7月31日向韓國知識產(chǎn)權(quán)局提交的申請?zhí)枮?0-2015-0108611的韓國專利申請的優(yōu)先權(quán)，其整個公開內(nèi)容通過引用整體合并于此。

技術(shù)領(lǐng)域

本公開的各種實施例總體涉及一種半導體器件及其制造方法，更具體地，涉及一種包括多層結(jié)構(gòu)的半導體器件及其制造方法。

背景技術(shù)：

半導體器件的示例包括能夠儲存數(shù)據(jù)的存儲器件。存儲器件可以具有在其中存儲單元串聯(lián)耦接的串結(jié)構(gòu)。

為了高度集成具有串結(jié)構(gòu)的存儲器件，已經(jīng)提出了三維(3D)存儲器件。3D存儲器件的存儲單元三維地布置在襯底上。例如，3D存儲器件可以具有多層結(jié)構(gòu)，該多層結(jié)構(gòu)包括形成在不同高度處且耦接至存儲單元的導電圖案。為了將電信號獨立地傳輸至形成在不同高度處的導電圖案，必須將接觸插塞分別耦接至導電圖案。為此，開發(fā)了各種技術(shù)。

技術(shù)實現(xiàn)要素：

本公開的各種實施例針對一種半導體器件及其制造方法，該半導體器件包括多層結(jié)構(gòu)，該多層結(jié)構(gòu)具有可以耦接接觸插塞的區(qū)域。

本公開的一種實施例提供一種半導體器件，包括：N個層疊組，順序地層疊在襯底之上，其中N是大于或等于2的自然數(shù)，每個層疊組包括交替層疊的層間絕緣膜和導電圖案；以及N個凹部，每個凹部具有形成在層疊組的層間絕緣膜和導電圖案中的階梯式側(cè)壁，N個凹部中的每個具有沿第一方向排列的階梯式側(cè)壁。

本公開的一個實施例提供一種制造半導體器件的方法，包括：在襯底上順序地層疊N個層疊組，所述N個層疊組包括交替層疊的第一材料膜和第二材料膜，其中，N是2或更大的自然數(shù)；刻蝕層疊組之中的最上的第N層疊組以在第N層疊組中形成N個第一類型階梯式結(jié)構(gòu)，所述N個第一類型階梯式結(jié)構(gòu)沿第一方向排列；在層疊組上形成孔型掩膜圖案，所述孔型掩膜圖案包括用于暴露第一類型階梯式結(jié)構(gòu)的開口；以及使用孔 型掩膜圖案作為刻蝕阻擋物來執(zhí)行刻蝕過程以形成包括多個階梯的第二類型階梯式結(jié)構(gòu)，所述多個階梯具有沿第一方向的高度差以及沿垂直于第一方向的第二方向的高度差。

附圖說明

通過參照附圖詳細描述本公開的實施例，對于本領(lǐng)域技術(shù)人員來說，本公開的以上和其他的特征和優(yōu)點將變得更加明顯，在附圖中：

圖1圖示根據(jù)本發(fā)明的一個實施例的半導體器件的接觸區(qū)和存儲陣列區(qū)；

圖2A和圖2B是圖示根據(jù)本發(fā)明的實施例的半導體器件的存儲串結(jié)構(gòu)的透視圖；

圖3是圖示根據(jù)本發(fā)明的一個實施例的通過晶體管的平面圖；

圖4A和圖4B是圖示根據(jù)本發(fā)明的一個實施例的具有階梯式側(cè)壁的凹部的平面圖和透視圖；

圖5是沿圖4A中的“X-X’”線截取得到的剖視圖；

圖6A和圖6B是圖示根據(jù)本發(fā)明的實施例的凹部的各種結(jié)構(gòu)的剖視圖；

圖7是圖示根據(jù)本發(fā)明的一個實施例的凹部的剖視圖；

圖8A至圖12B圖示根據(jù)本發(fā)明的一個實施例的形成半導體器件的存儲塊的過程；

圖13A至圖13D圖示根據(jù)本發(fā)明的一個實施例的形成半導體器件的存儲塊的過程；

圖14A至圖16圖示根據(jù)本發(fā)明的一個實施例的形成半導體器件的存儲塊的過程；

圖17A至圖19圖示根據(jù)本發(fā)明的一個實施例的形成半導體器件的存儲塊的過程；

圖20圖示根據(jù)本發(fā)明的一個實施例的存儲系統(tǒng)；以及

圖21圖示根據(jù)本發(fā)明的一個實施例的計算系統(tǒng)。

具體實施方式

現(xiàn)在將在下文中參照附圖來更充分地描述示例性實施例；然而，示例性實施例可以以不同的形式來實施，而不應(yīng)當被解釋為局限于本文中所闡述的實施例。相反地，這些實施例被提供使得本公開將徹底且完整，且這些實施例將把示例性實施例的范圍充分傳達給本領(lǐng)域技術(shù)人員。

參照之后與附圖一起詳細描述的示例性實施例，本發(fā)明的優(yōu)點和特征以及實現(xiàn)其的方法將變得清楚。相應(yīng)地，本發(fā)明不局限于下面的實施例，而是能夠以其他類型實施。相反地，這些實施例被提供使得本公開將徹底，且這些實施例將本公開的技術(shù)思想傳達給本領(lǐng)域技術(shù)人員。

在附圖中，為了說明清楚可以夸大尺寸。將理解的是，當一個元件被稱作在兩個元件“之間”時，其可以為兩個元件之間的唯一元件，或者也可以存在一個或更多個中間元件。相同的附圖標記始終指代相同的元件。此外，如果某些部件被描述為耦接至其他部件，則它們不僅直接耦接到其它部件，而且在任意其他部件介于它們之間的情況下間接耦接至其它部件。此外，當一個元件被稱作“包含”或“包括”一個組件時，除非上下文清楚地另外說明，否則其不排除其它組件，而是還可以包括其它組件。

圖1圖示根據(jù)本發(fā)明的實施例的半導體器件的接觸區(qū)和存儲陣列區(qū)。

在圖1中，根據(jù)本發(fā)明的一個實施例的半導體器件包括存儲塊MB。存儲塊MB可以包括存儲陣列區(qū)P1和接觸區(qū)P2。

多個存儲串設(shè)置在存儲陣列區(qū)P1中。耦接至存儲串的導電圖案沿第一方向I從存儲陣列區(qū)P1延伸至接觸區(qū)P2。另外，通過晶體管可以安置在設(shè)置于接觸區(qū)P2中的導電圖案之下。

接觸區(qū)P2可以設(shè)置在存儲陣列區(qū)P1的兩側(cè)處。存儲陣列區(qū)P1與接觸區(qū)P2可以沿第一方向I排列。接觸區(qū)P2具有單元側(cè)邊緣EG_C，接觸區(qū)P2在單元側(cè)邊緣EG_C處與存儲陣列區(qū)P1接觸。在下面的附圖中，單元側(cè)邊緣EG_C被表示為示出接觸區(qū)P2的側(cè)面，接觸區(qū)P2在該側(cè)面處與存儲陣列區(qū)P1接觸，且省略對其的額外描述。

存儲塊MB可以沿垂直于第一方向I的第二方向II彼此間隔開。

圖2A和圖2B是圖示根據(jù)本發(fā)明的實施例的半導體器件的存儲串結(jié)構(gòu)的透視圖。為了描述的方便，在圖2A和圖2B中未描述絕緣膜。

圖2A圖示通過沿U形溝道膜CH布置存儲單元而形成的3D存儲串。

在圖2A中，存儲串可以包括U形溝道膜CH。溝道膜CH包括管道溝道膜P_CH、源極側(cè)溝道膜S_CH和漏極側(cè)溝道膜D_CH。源極側(cè)溝道膜S_CH和漏極側(cè)溝道膜D_CH可以從管道溝道膜P_CH沿垂直于第一方向I和第二方向II的第三方向III延伸。溝道膜CH可以沿第一方向I和第二方向II以矩陣形狀布置。

管道溝道膜P_CH被設(shè)置在襯底SUB之上的管柵PG圍繞。

源極側(cè)溝道膜S_CH被沿第三方向III以預(yù)定間隔層疊的源極側(cè)導電圖案CP_S圍繞。源極側(cè)溝道膜S_CH的頂部耦接至公共源極線CSL。源極側(cè)導電圖案CP_S設(shè)置在公共源極線CSL與管柵PG之間。源極側(cè)導電圖案CP_S包括源極側(cè)字線WL_S和源極選擇線SSL。源極側(cè)字線WL_S沿第三方向III以預(yù)定間隔層疊。源極選擇線SSL設(shè)置在源極側(cè)字線WL_S與公共源極線CSL之間。一個或更多個源極選擇線SSL可以層疊在源極側(cè)字線WL_S與公共源極線CSL之間。

漏極側(cè)溝道膜D_CH被沿第三方向III以預(yù)定間隔層疊的漏極側(cè)導電圖案CP_D圍繞。漏極側(cè)溝道膜D_CH的頂部耦接至位線BL。漏極側(cè)導電圖案CP_D設(shè)置在位線BL與管柵PG之間。漏極側(cè)導電圖案CP_D包括漏極側(cè)字線WL_D和漏極選擇線DSL。漏極側(cè)字線WL_D沿第三方向III以預(yù)定間隔層疊。漏極選擇線DSL設(shè)置在漏極側(cè)字線WL_D與位線BL之間。一個或更多個漏極選擇線DSL可以層疊在漏極側(cè)字線WL_D與位線BL之間。

源極側(cè)導電圖案CP_S與漏極側(cè)導電圖案CP_D可以通過設(shè)置在源極側(cè)溝道膜S_CH與漏極側(cè)溝道膜D_CH之間的縫隙SI而分離。源極側(cè)導電圖案CP_S與漏極側(cè)導電圖案CP_D可以形成在相同的高度處。源極側(cè)導電圖案CP_S和漏極側(cè)導電圖案CP_D可以沿第一方向I延伸。

位線BL與公共源極線CSL可以單獨地設(shè)置在不同的層中。例如，位線BL設(shè)置在公共源極線CSL之上，而公共源極線CSL可以設(shè)置在位線BL與源極側(cè)導電圖案CP_S之間。

雖然在圖中未示出，但溝道膜CH的外壁被包括隧道絕緣膜、數(shù)據(jù)儲存膜和阻擋絕緣膜的多層存儲膜圍繞。多層存儲膜設(shè)置在源極側(cè)導電圖案CP_S、漏極側(cè)導電圖案CP_D和管柵PG中的每個與溝道膜CH之間。

如上所述，管道晶體管形成在管柵PG與管道溝道膜P_CH的相交處。另外，漏極側(cè)存儲單元形成在漏極側(cè)字線WL_D與漏極側(cè)溝道膜D_CH的相交處。源極側(cè)存儲單元形成在源極側(cè)字線WL_S與源極側(cè)溝道膜S_CH的相交處。源極選擇晶體管形成在源極選擇線SSL與源極側(cè)溝道膜S_CH的相交處。漏極選擇晶體管形成在漏極選擇線DSL與漏極側(cè)溝道膜D_CH的相交處。沿溝道膜CH串聯(lián)耦接的漏極選擇晶體管、漏極側(cè)存儲單元、管道晶體管、源極側(cè)存儲單元和源極選擇晶體管可以構(gòu)成U形存儲串。耦接在位線BL與公共源極線CSL之間的U形存儲串可以形成3D存儲器件。

圖2B圖示包括沿直線型溝道膜CH布置的存儲單元的3D存儲串。

在圖2B中，存儲串可以包括直線型溝道膜CH。溝道膜CH耦接至包括源極區(qū)的襯底SUB，且沿第三方向III延伸。溝道膜CH可以耦接在襯底SUB與位線BL之間。溝道膜CH可以耦接至襯底SUB的源極區(qū)。溝道膜CH可以沿第一方向I和第二方向II以矩陣形狀布置。

溝道膜CH被沿第三方向III以預(yù)定間隔層疊的導電圖案CP圍繞。導電圖案CP設(shè)置在襯底SUB與位線BL之間。導電圖案CP可以包括下選擇線LSL、形成在下選擇線LSL之上的字線WL以及形成在字線WL之上的上選擇線USL。導電圖案CP可以通過第一縫隙SI1分離。上選擇線USL可以具有比字線WL和下選擇線LSL小的寬度，且可以通過第二縫隙SI2分離。一個或更多個下選擇線LSL可以設(shè)置在字線WL與襯底SUB之間。一個或更多個上選擇線USL可以設(shè)置在位線BL與字線WL之間。導電圖案CP可以沿第一方向I延伸。

雖然未示出，但溝道膜CH的外壁被包括隧道絕緣膜、數(shù)據(jù)儲存膜和阻擋絕緣膜的多層存儲膜圍繞。多層存儲膜設(shè)置在導電圖案CP的每個與溝道膜之間。

如上所述，下選擇晶體管形成在下選擇線LSL與溝道膜CH的相交處。存儲單元形成在字線WL與溝道膜CH的相交處。上選擇晶體管形成在上選擇線USL與溝道膜CH的相交處。沿溝道膜CH串聯(lián)耦接的下選擇晶體管、存儲單元和上選擇晶體管可以構(gòu)成直線型存儲串。耦接在位線BL與源極線SL之間的存儲串可以形成3D存儲器件。

如圖2A和圖2B中所示，3D存儲串和溝道膜CH沿第一方向I和第二方向II以矩陣形狀布置，且可以設(shè)置在存儲塊(例如，圖1中的MB)的存儲陣列區(qū)(例如，圖1中的P1)中。

圖3是圖示根據(jù)本發(fā)明的一個實施例的通過晶體管的平面圖。圖3示出安置在存儲塊(例如，圖1中的MB)的接觸區(qū)(例如，圖1中的P2)之下的配置。

在圖3中，通過晶體管TR設(shè)置在存儲塊(例如，圖1中的MB)的接觸區(qū)(例如，圖1中的P2)之下。通過晶體管TR可以響應(yīng)于塊選擇信號而將操作電壓施加至導電圖案(例如，圖2A中的CP_S、CP_D或者圖2B中的CP)。通過晶體管TR可以沿塊選擇柵極線111G延伸的方向排列。

塊選擇柵極線111G可以沿導電圖案(例如，圖2A中的CP_S、CP_D或者圖2B中的CP)延伸的方向(例如，第一方向I)延伸。塊選擇柵極線111G共同耦接至沿第一方向I排列的通過晶體管TR的柵極。塊選擇柵極線111G形成在襯底SUB之上，柵 極絕緣膜(未示出)介于它們之間。兩個或更多個塊選擇柵極線111G可以沿第二方向II以預(yù)定間隔并排地(side by side)布置。襯底SUB暴露于塊選擇柵極線111G的兩側(cè)。

襯底SUB安置在存儲塊(例如，圖1中的MB)的接觸區(qū)(例如，圖1中的P2)之下的部分可以包括有源區(qū)A和隔離區(qū)B。有源區(qū)A和隔離區(qū)B可以沿第一方向I交替設(shè)置。有源區(qū)A和隔離區(qū)B沿第二方向II延伸。隔離區(qū)B包括形成在襯底SUB中的隔離絕緣膜。例如，隔離區(qū)B可以通過用絕緣材料填充在半導體器件的制造過程期間形成在襯底SUB上的凹陷來形成。有源區(qū)A通過隔離區(qū)B而分離。有源區(qū)A可以包括用雜質(zhì)摻雜的第一結(jié)區(qū)J1和第二結(jié)區(qū)J2。第一結(jié)區(qū)J1和第二結(jié)區(qū)J2形成在暴露于塊選擇柵極線111G的兩側(cè)的有源區(qū)A中。第二結(jié)區(qū)J2可以沿第二方向II設(shè)置在兩個相鄰塊選擇柵極線111G之間。第一結(jié)區(qū)J1可以設(shè)置成兩行，兩個塊選擇柵極線111G介于該兩行之間。第一結(jié)區(qū)J1可以與第一結(jié)接觸插塞CT_J耦接。與沿第一方向I排列的通過晶體管TR相對應(yīng)的多個第一結(jié)接觸插塞CT_J可以沿第一方向I排列。

雖然未示出，但第二結(jié)接觸插塞可以耦接至第二結(jié)區(qū)J2，且第二結(jié)接觸插塞可以耦接至全局線，操作電壓被施加至該全局線。

第一結(jié)區(qū)J1和第二結(jié)區(qū)J2可以被用作通過晶體管TR中的每個的源極和漏極。由塊選擇柵極線111G以及第一結(jié)區(qū)J1和第二結(jié)區(qū)J2組成的通過晶體管TR可以耦接至設(shè)置在通過晶體管之上的布線(routing wire)。

存儲塊可以疊加在塊選擇柵極線111G之上。存儲塊可以包括多個存儲串。存儲串可以如圖2A和圖2B中所示地配置。耦接至存儲串的存儲塊的導電圖案可以經(jīng)由第一結(jié)接觸插塞CT_J和布線耦接至通過晶體管TR。在本發(fā)明的實施例中，為了連接導電圖案與通過晶體管TR，在導電圖案中形成具有階梯式側(cè)壁的凹部。參照下面的示圖來根據(jù)本發(fā)明的實施例詳細描述凹部。

圖4A和圖4B是圖示根據(jù)本發(fā)明的一個實施例的凹部的平面圖和透視圖。圖4A是圖示第一存儲塊MB1和第二存儲塊MB2的對的平面圖，第一存儲塊MB1和第二存儲塊MB2定位為彼此相鄰，縫隙SI介于它們之間。圖4B是圖示形成在第一存儲塊MB1中的凹部的透視圖。圖4A和圖4B示出第一存儲塊MB1和第二存儲塊MB2的接觸區(qū)。

參照圖4A和圖4B，第一存儲塊MB1與第二存儲塊MB2通過沿第一方向I延伸的縫隙SI而分離。通過縫隙SI分離的第一存儲塊MB1和第二存儲塊MB2的對可以包括具有階梯式側(cè)壁的凹部STS1至STS4。

凹部STS1至STS4可以疊加在圖3的通過晶體管之上。凹部STS1至STS4的數(shù)量 可以被設(shè)置為N以等于層疊組的層的數(shù)量N(其中N是大于或等于2的自然數(shù))。層疊組包括在第一存儲塊MB1和第二存儲塊MB2中，且縫隙SI可以安置在第一存儲塊MB1與第二存儲塊MB2之間。之后參照圖5來描述對層疊組的詳細描述。

凹部STS1至STS4每個具有階梯式結(jié)構(gòu)，該階梯式結(jié)構(gòu)具有多個階梯。凹部STS1至STS4沿第一方向I排列。沿第一方向I排列的凹部STS1至STS4的階梯式結(jié)構(gòu)可以以不同的形式來設(shè)置。凹部STS1至STS4關(guān)于縫隙SI對稱地形成。

鄰近于存儲陣列區(qū)的第一凹部STS1可以包括具有沿第二方向II均勻延伸的多個階梯的階梯式結(jié)構(gòu)。是距離存儲陣列區(qū)最遠的凹部的第N凹部(例如，第四凹部)可以包括具有沿第二方向II均勻延伸的多個階梯的階梯式結(jié)構(gòu)。如將在圖13D中所描述的，第四凹部STS4(即，第N凹部)可以包括沿第二方向II具有高度差的多個階梯。

在第一凹部STS1與第四凹部STS4(即，第N凹部)之間，第二凹部STS2和第三凹部STS3(即，第(N-1)凹部)每個可以包括沿第二方向II具有高度差的多個階梯。

凹部STS1至STS4每個包括沿第一方向I具有高度差的多個階梯。根據(jù)本發(fā)明的實施例，第二凹部STS2和第三凹部STS3(即，第(N-1)凹部)每個包括具有沿第一方向I和第二方向II的高度差的多個階梯。這樣，第二凹部STS2和第三凹部STS3(即，第(N-1)凹部)中的每個的階梯式結(jié)構(gòu)可以包括沿第一方向I具有第一高度差h1的多個階梯以及沿第二方向II具有比第一高度差h1大的第二高度差h2的多個階梯。

如之后將在圖13D中描述的，第四凹部STS4(即，第N凹部)可以包括具有沿第一方向I和第二方向II的高度差的多個階梯。這樣，第四凹部STS4(即，第N凹部)的多個階梯可以沿第一方向I以第一高度差h1形成，以及可以沿第二方向II以比第一高度差h1大的第二高度差h2形成。

凹部STS1至STS4每個可以關(guān)于平行于第二方向II的軸線對稱地形成。第一存儲塊MB1和第二存儲塊MB2中的每個的接觸區(qū)包括焊盤部PP和虛設(shè)部DP。焊盤部PP沿平行于縫隙SI的方向設(shè)置。虛設(shè)部DP設(shè)置在縫隙SI與焊盤部PP之間。

另外，接觸插塞CT_P可以設(shè)置在焊盤部PP中的凹部STS1至STS4的多個階梯之上。接觸插塞CT_P可以沿第一方向I排列。設(shè)置在焊盤部PP中的凹部STS1至STS4的深度隨著凹部STS1至STS4與存儲陣列區(qū)之間的距離增大而增大。換言之，凹部STS1至STS4可以形成在焊盤部PP中的不同深度處。接觸插塞CT_P可以設(shè)置在凹部STS1至STS4的多個階梯上的不同深度處，凹部STS1至STS4設(shè)置在焊盤部PP中的不同深度處。

圖5是沿圖4A中的“X-X’”線截取的剖視圖。

參見圖5，N個凹部設(shè)置在順序地形成的N個層疊組之內(nèi)。N個層疊組可以形成在包括通過晶體管(圖3中的TR)的襯底之上。N個層疊組包括存儲陣列區(qū)和接觸區(qū)。N個層疊組的接觸區(qū)可以包括焊盤部和虛設(shè)部。焊盤部和虛設(shè)部可以如圖4A和圖4B中所示地設(shè)置。圖5是圖示接觸區(qū)的焊盤部的剖視圖。

N個凹部可以包括沿第一方向I順序地排列的第一凹部至第N凹部(例如，STS1至STS4)。第一凹部STS1可以被定義為最靠近存儲陣列區(qū)(例如，圖1中的P1)。隨著第一凹部至第N凹部(例如，STS1至STS4)的數(shù)字增大，其距離存儲陣列區(qū)的距離也增大。N個層疊組可以包括順序地形成在襯底之上的第一層疊組至第N層疊組(例如，SG1至SG4)。第一層疊組SG1被定義為最靠近襯底。隨著第一層疊組至第N層疊組(例如，SG1至SG4)的數(shù)字增大，其距離襯底的距離也增大。

第一層疊組至第N層疊組(例如，SG1至SG4)每個包括交替層疊的層間絕緣膜ILD和導電圖案CP。第一凹部至第N凹部(例如，STS1至STS4)每個具有包括多個階梯的階梯式結(jié)構(gòu)。這里，階梯式結(jié)構(gòu)的階梯可以包括設(shè)置在不同高度處的導電圖案CP的部分。

形成在不同深度處的接觸插塞CT_P耦接至構(gòu)成第一凹部至第N凹部(例如，STS1至STS4)中的每個的階梯式結(jié)構(gòu)的導電圖案CP。接觸插塞CT_P可以沿第三方向III延伸以從層疊組SG1至SG4突出。第一凹部至第N凹部(例如，STS1至STS4)每個可以用平坦化絕緣膜151填充。接觸插塞CT_P可以穿過導電圖案CP上的層間絕緣膜ILD中的任意一個且穿過平坦化絕緣膜151。

第一凹部至第N凹部(例如，STS1至STS4)可以分別延伸到第一層疊組至第N層疊組(例如，SG1至SG4)的內(nèi)部以通過其階梯暴露第一層疊組至第N層疊組(例如，SG1至SG4)的導電圖案CP。更具體地，設(shè)置在焊盤部中的第一凹部至第N凹部(例如，STS1至STS4)的深度隨著第一凹部至第N凹部與存儲陣列區(qū)之間的距離增大而增大，從而第一凹部至第N凹部分別延伸到第一層疊組至第N層疊組(例如，SG1至SG4)的內(nèi)部。形成在第N層疊組SG4中的第一凹部的階梯的數(shù)量可以與設(shè)置在第二凹部STS2至第N凹部STS4(第二凹部STS2至第N凹部STS4延伸到第一層疊組SG1至第(N-1)層疊組SG3的內(nèi)部)的下部處的階梯的數(shù)量相同。

在第一凹部至第N凹部(例如，STS1至STS4)之中，鄰近于存儲陣列區(qū)的第一凹部STS1可以包括具有多個階梯的階梯式結(jié)構(gòu)，所述階梯式結(jié)構(gòu)包括第一層疊組至第N層疊組(例如，SG1至SG4)之中的最上的第N層疊組(例如，SG4)的導電圖案CP。

第二凹部至第N凹部(例如，STS2至STS4)中的每個可以包括具有多個階梯的階梯式結(jié)構(gòu)，所述多個階梯中的每個具有與第一高度差h1相對應(yīng)的高度。具有多個階梯(多個階梯中的每個具有與第一高度差h1相對應(yīng)的高度)的階梯式結(jié)構(gòu)可以限定沿第一方向I形成的第一側(cè)壁，且包括x個階梯。x個階梯中的每個可以具有層間絕緣膜ILD和導電圖案CP之中的一對層間絕緣膜和導電圖案。具有多個階梯(多個階梯的每個具有與第一高度差h1相對應(yīng)的高度)的階梯式結(jié)構(gòu)包括被第二凹部至第N凹部(例如，STS2至STS4)暴露的最下層疊組(例如，SG1至SG3中的任意一個)的導電圖案CP。

第二凹部至第N凹部(例如，STS2至STS4)中的每個可以包括通過比第一高度差h1大的第二高度差h2限定的階梯式結(jié)構(gòu)。具有第二高度差h2的階梯式結(jié)構(gòu)通過設(shè)置在被第二凹部至第N凹部(例如，STS2至STS4)暴露的最下層疊組(例如，SG1至SG3中的任意一個)之上的上層疊組(例如，SG2至SG4中的任意一個)來限定。具有多個階梯(多個階梯的每個具有與第二高度差h2相對應(yīng)的高度)的階梯式結(jié)構(gòu)可以限定如圖4B中所示的沿第二方向II形成的第二側(cè)壁。第二高度差可以等于一個對至x+1個對的總厚度，每個對包括層間絕緣膜ILD和導電圖案CP之中的層間絕緣膜和導電圖案。

圖6A和圖6B是圖示根據(jù)本發(fā)明的實施例的凹部的各種結(jié)構(gòu)的剖視圖。

如圖6A中所示，凹部可以包括具有多個階梯的A型階梯式結(jié)構(gòu)STS_A，多個階梯的寬度是一致的。

如圖6B中所示，凹部可以包括A型階梯式結(jié)構(gòu)STS_A和B型階梯式結(jié)構(gòu)STS_B。B型階梯式結(jié)構(gòu)STS_B可以通過從安置A型階梯式結(jié)構(gòu)STS_A的地方朝向設(shè)置襯底的下部延伸來形成。A型階梯式結(jié)構(gòu)STS_A可以包括每個階梯具有第一寬度W1的多個階梯，而B型階梯式結(jié)構(gòu)STS_B可以包括每個階梯具有第二寬度W2的多個階梯。A型階梯式結(jié)構(gòu)STS_A與B型階梯式結(jié)構(gòu)STS_B可以通過與第三寬度W3相對應(yīng)的間隔而間隔開。第一寬度W1至第三寬度W3可以彼此相同或不同。

圖7是圖示根據(jù)本發(fā)明的一個實施例的凹部的剖視圖。圖7圖示圖4A、圖4B和圖5中所示的實施例的變型。圖7是圖示N個層疊組的焊盤部的剖視圖。

在圖7中，N個凹部設(shè)置在如圖4A、圖4B和圖5中所描述的順序地形成的N個層疊組中。N個凹部包括第一凹部至第N凹部(例如，STS1至STS4)，第一凹部至第N凹部沿第一方向I順序地排列，且具有階梯式側(cè)壁。N個層疊組包括順序地形成在襯底之上的第一層疊組至第N層疊組(例如，SG1至SG4)。

第一層疊組至第N層疊組(例如，SG1至SG4)中的每個包括交替層疊的層間絕緣 膜ILD和導電圖案CP。第一凹部至第N凹部(例如，STS1至STS4)中的每個具有包括多個階梯的階梯式結(jié)構(gòu)。第一凹部至第N凹部(例如，STS1至STS4)中的每個的階梯式結(jié)構(gòu)中的階梯可以為設(shè)置在不同高度處的導電圖案CP的部分。

形成在不同深度處的接觸插塞CT_P耦接至第一凹部至第N凹部(例如，STS1至STS4)中的每個的階梯式結(jié)構(gòu)的導電圖案CP。接觸插塞CT_P可以沿第三方向III延伸以從層疊組SG1至SG4突出。第一凹部至第N凹部(例如，STS1至STS4)中的每個可以用平坦化絕緣膜151填充。接觸插塞CT_P可以穿過導電圖案CP上的層間絕緣膜ILD中的任意一個，且穿過平坦化絕緣膜151。

第N層疊組SG4的導電圖案CP的層數(shù)量與第一層疊組SG1至第(N-1)層疊組SG3中的每個的導電圖案CP的層數(shù)量不同。在一個實施例中，第一層疊組SG1至第(N-1)層疊組SG3中的每個的導電圖案CP的層數(shù)量比第N層疊組SG4的導電圖案CP的層數(shù)量大。第N層疊組SG4的導電圖案CP可以被用作圖2A中所示的源極選擇線或漏極選擇線，或者可以被用作圖2B中所示的上選擇線。

第一凹部STS1至第N凹部STS4(其延伸至第一層疊組SG1至第N層疊組SG4的內(nèi)部)的階梯式結(jié)構(gòu)的階梯數(shù)量可以根據(jù)第一層疊組SG1至第N層疊組SG4中的每個的導電圖案CP的層數(shù)量而變化。根據(jù)本發(fā)明的實施例，相比于第N層疊組SG4，第一層疊組SG1至第(N-1)層疊組SG3包括更大數(shù)量的導電圖案CP。因此，相比于在第N層疊組SG4中限定的第一凹部STS1，第二凹部STS2至第N凹部STS4(其延伸到第一層疊組SG1至第(N-1)層疊組SG3的內(nèi)部)的下階梯式結(jié)構(gòu)可以包括更大數(shù)量的階梯。

參照下面的示圖，描述根據(jù)本發(fā)明的實施例的制造半導體器件的方法。下面的示圖主要基于接觸區(qū)來示出形成在包括圖3中所示的通過晶體管的襯底之上的配置。為了示出鄰近于存儲陣列區(qū)的側(cè)面，展示了單元側(cè)邊緣EG_C。

圖8A至圖12B圖示根據(jù)本發(fā)明的一個實施例的形成半導體器件的存儲塊的過程。

圖8A和圖8B圖示形成層疊組和第一類型階梯式結(jié)構(gòu)的過程。圖8A是圖示形成在接觸區(qū)之上的配置的布局的平面圖，圖8B是沿圖8A中的“Y-Y’”線截取得到的剖視圖。

在圖8A和圖8B中，在襯底(未示出)上設(shè)置包括順序地形成的N個層疊組(例如，SG1至SG4)的初步結(jié)構(gòu)PML。N個層疊組可以包括順序地形成的第一層疊組至第N層疊組(例如，SG1至SG4)。第一層疊組SG1被定義為最靠近襯底。隨著第一層疊組至第N層疊組(例如，SG1至SG4)的數(shù)字增大，層疊組與襯底之間的距離也增大。 第一層疊組至第N層疊組(例如，SG1至SG4)可以形成在襯底的整個區(qū)域之上。

初步結(jié)構(gòu)PML可以包括第一區(qū)至第N區(qū)(例如，CA1至CA4)。第一區(qū)至第N區(qū)(例如，CA1至CA4)對應(yīng)于在后續(xù)過程中凹部將設(shè)置在其中的區(qū)域。

第一層疊組至第N層疊組(例如，SG1至SG4)中的每個包括交替層疊的第一材料膜131和第二材料膜133。第二材料膜133對應(yīng)于在其中設(shè)置導電圖案的區(qū)域，而第一材料膜131對應(yīng)于在其中設(shè)置層間絕緣膜的區(qū)域。第一層疊組至第N層疊組(例如，SG1至SG4)可以包括第一材料膜131和第二材料膜133，第一材料膜和第二材料膜的層數(shù)量彼此相同。

第二材料膜133由與第一材料膜131不同的材料形成。例如，第一材料膜131可以由用于層間絕緣膜的絕緣材料形成，而第二材料膜133可以由用于導電圖案的導電材料形成。

可選地，第一材料膜131可以由用于層間絕緣膜的絕緣材料形成，而第二材料膜133可以由用作犧牲膜且具有對第一材料膜131的刻蝕選擇性的犧牲絕緣材料形成。這樣，第一材料膜131可以由氧化硅形成，而第二材料膜133可以由氮化硅形成。當?shù)谝徊牧夏?31和第二材料膜133全部都由絕緣材料形成時，可以相對容易地執(zhí)行用于形成溝道孔或縫隙的刻蝕過程。

可選地，第一材料膜131可以由用作犧牲膜且具有對第二材料膜133的刻蝕選擇性的犧牲絕緣材料形成，而第二材料膜133可以由用于導電圖案的導電材料形成。這樣，第一材料膜151可以由未摻雜多晶硅形成，而第二材料膜153可以由摻雜多晶硅形成。當?shù)谝徊牧夏?31和第二材料膜133全部都由導電材料形成時，可以相對容易地執(zhí)行用于形成溝道孔或縫隙的刻蝕過程。

其后，刻蝕第一層疊組至第N層疊組(例如，SG1至SG4)之中的最上的第N層疊組(例如，SG4)，從而在襯底的接觸區(qū)之上形成沿第一方向I排列的N個第一類型階梯式結(jié)構(gòu)(例如，STA1至STA4)。N個第一類型階梯式結(jié)構(gòu)可以包括沿第一方向I順序布置的第一階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，STA1至STA4)。第一階梯式結(jié)構(gòu)STA1被定義為最靠近存儲陣列區(qū)(圖1中的P1)的階梯式結(jié)構(gòu)。隨著第一階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，STA1至STA4)的數(shù)字增大，階梯式結(jié)構(gòu)與存儲陣列區(qū)之間的距離也增大。第一階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，STA1至STA4)形成在第一區(qū)至第N區(qū)(例如，CA1至CA4)之上。

第一階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，STA1至STA4)中的每個包括沿第一 方向I具有第一高度差的多個階梯。第一階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，STA1至STA4)可以關(guān)于沿第二方向II的軸線對稱地形成。

第一階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，STA1至STA4)可以通過下面的過程來形成。

在初步結(jié)構(gòu)PML之上形成用于暴露第一區(qū)至第N區(qū)(例如，CA1至CA4)的每個的中心的第一掩膜圖案(未示出)。其后，使用第一掩膜圖案作為刻蝕阻擋物來執(zhí)行刻蝕過程，由此刻蝕第N層疊組(例如，SG4)。在使用第一掩膜圖案作為刻蝕阻擋物執(zhí)行刻蝕時，第一刻蝕集(包括多個第一材料膜131和第二材料膜133之中的設(shè)置在最上位置處的第一材料膜和第二材料膜的對)被刻蝕。其后，通過刻蝕減小第一掩膜圖案的尺寸。結(jié)果，增大了通過第一掩膜圖案而暴露的區(qū)域的尺寸。以此方式，第一刻蝕集的剩余區(qū)域的部分以及第一刻蝕集之下的鄰近于第一刻蝕集設(shè)置的第一材料膜和第二材料膜的對被暴露作為第二刻蝕集。隨后，使用第一掩膜圖案(其尺寸已經(jīng)被減小)作為刻蝕阻擋物來刻蝕第一刻蝕集和第二刻蝕集的暴露部分。重復(fù)減小第一掩膜圖案的尺寸和刻蝕第N層疊組(例如，SG4)的第一材料膜131和第二材料膜133，從而形成第一階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，STA1至STA4)。在形成第一階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，STA1至STA4)之后，可以去除第一掩膜圖案。

圖9A至圖9C、圖10A至圖10C和圖11A至圖11C圖示形成第二類型階梯式結(jié)構(gòu)的過程。圖9A、圖10A和圖11A是對應(yīng)的過程的平面圖。圖9B、圖10B和圖11B是沿圖9A、圖10A和圖11A中的“Y-Y’”線截取得到的剖視圖。圖9C、圖10C和圖11C是沿圖9A、圖10A和圖11A中的“Z-Z’”線截取得到的剖視圖。

在圖9A至圖9C中，在初步結(jié)構(gòu)PML之上形成具有第一開口OP1A、OP1B和OP1C的孔型掩膜圖案141P1。第一開口OP1A、OP1B和OP1C暴露第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA2和STA4)。孔型掩膜圖案141P1被形成為阻擋第一階梯式結(jié)構(gòu)STA1。

可以排列第一開口OP1A、OP1B和OP1C，使得其中心沿第一方向I彼此匹配。這樣，第一開口OP1A、OP1B和OP1C沿第二方向II的長度可以隨著存儲陣列區(qū)(圖1中的P1)與第一開口之間的距離增大而增大。使用第一開口OP1A、OP1B和OP1C的長度差，在第二接觸區(qū)至第N接觸區(qū)(例如，CA2至CA4)上可以形成不同形狀的第二類型階梯式結(jié)構(gòu)，這將在下面詳細描述。

使用孔型掩膜圖案141P1作為刻蝕阻擋物來刻蝕經(jīng)由第一開口OP1A、OP1B和OP1C而暴露的第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA2和 STA4)。在使用孔型掩膜圖案141P1作為刻蝕阻擋物來形成第二類型階梯式結(jié)構(gòu)的刻蝕過程中的刻蝕深度大于在形成第一階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA2至STA4)的刻蝕過程中的刻蝕深度。在一個實施例中，在形成第一類型階梯式結(jié)構(gòu)的刻蝕過程中的刻蝕深度可以等于相鄰的第一材料膜和第二材料膜的對的厚度。在形成第二類型階梯式結(jié)構(gòu)的刻蝕過程中的刻蝕深度可以等于第一層疊組至第N層疊組(例如，SG1至SG4)中的每個的高度。

當經(jīng)由第一開口OP1A、OP1B和OP1C而暴露的第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA2至STA4)被刻蝕時，第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA2至STA4)移動至第N層疊組(例如，SG4)之下的第(N-1)層疊組(例如，SG3)的內(nèi)部。下面，移動到第(N-1)層疊組(例如，SG3)的內(nèi)部的第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)被定義為第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第一刻蝕部STA2’至STA4’。這樣，第一階梯式結(jié)構(gòu)至第(N-1)階梯式結(jié)構(gòu)(例如，STA1至STA3)中的通過孔型掩膜圖案141P1阻擋的一些未被刻蝕。

在圖10A至圖10C中，刻蝕孔型掩膜圖案(圖9A至圖9C中的141P1)以形成比第一開口(圖9A至圖9C中的OP1A、OP1B、OP1C)寬的第二開口OP2A、OP2B、OP2C。以此方式，形成包括第二開口OP2A、OP2B和OP2C的第一刻蝕孔型掩膜圖案141P2。

第二開口OP2A、OP2B和OP2C可以暴露第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第一刻蝕部(圖9A至圖9C中的STA2’至STA4’)，且也可以暴露與其相鄰的第N層疊組(例如，SG4)中的上表面的一些以及未刻蝕的第二階梯式結(jié)構(gòu)至第(N-1)階梯式結(jié)構(gòu)(例如，STA2至STA3)中的一些。使用第一孔型掩膜圖案141P2作為刻蝕阻擋物來執(zhí)行刻蝕過程，由此刻蝕第N層疊組(例如，SG4)至第(N-2)層疊組(例如，SG2)的暴露部分。因此，第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第一刻蝕部(例如，STA2’至STA4’)移動到第(N-1)層疊組(例如，SG3)之下的第(N-2)層疊組(例如，SG2)的內(nèi)部。移動到第(N-2)層疊組(例如，SG2)的內(nèi)部的第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)被定義為第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第二刻蝕部(例如，STA2”至STA4”)。這樣，第一階梯式結(jié)構(gòu)至第(N-2)階梯式結(jié)構(gòu)(例如，STA1至STA2)中的通過第一刻蝕孔型掩埋圖案141P2阻擋的一些未被刻蝕。另外，在形成第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第二刻蝕部(例如，STA2”至STA4”)的過程中，通過第二開口OP2A、OP2B和OP2C暴露的第N層疊組(例如，SG4)的上表面中的一些以及第二階梯式結(jié)構(gòu)至第(N-1)階梯式結(jié)構(gòu)(例如，STA2至STA3)中的一些被刻蝕。以此方式，在第二階梯式結(jié)構(gòu)至第(N-1)階梯式結(jié)構(gòu)的第二刻蝕部(例如，STA2”至STA3”)的周圍形成第二階梯式 結(jié)構(gòu)至第(N-1)階梯式結(jié)構(gòu)的第一刻蝕部(例如，STA2’至STA3’)。

在圖11A至圖11C中，重復(fù)[N-1]次對孔型掩膜圖案(例如，圖9A至圖9C中的141P1)的第一開口的加寬和對第一層疊組至第N層疊組(例如，SG1至SG4)的第一材料膜131和第二材料膜133的刻蝕，直到第N階梯式結(jié)構(gòu)(例如，圖8A中的STA4)移動至第一層疊組SG1的內(nèi)部為止。

刻蝕孔型掩膜圖案(例如，圖9A至圖9C中的141P1)[N-1]次，由此形成包括第(N-1)開口(例如，OP3A、OP3B和OP3C)的被刻蝕了[N-1]次的孔型掩膜圖案(例如，141P3)。第(N-1)開口(例如，OP3A、OP3B、OP3C)比第二開口(圖10A至圖10C中的OP2A、OP2B和OP2C)寬。

刻蝕經(jīng)由第(N-1)開口(例如，OP3A、OP3B和OP3C)而暴露的第一層疊組至第N層疊組(例如，SG1至SG4)，使得第N階梯式結(jié)構(gòu)(例如，圖8A中的STA4)可以移動至第一層疊組SG1的內(nèi)部。以此方式，第(N-1)刻蝕部(例如，STA3”’、STA4”’)被限定。

根據(jù)上述的過程，當刻蝕過程被重復(fù)時，可以形成包括多個階梯的第二類型階梯式結(jié)構(gòu)，所述多個階梯不僅沿第一方向I具有高度差而且沿第二方向II也具有高度差。在本發(fā)明的實施例中，調(diào)節(jié)用于形成第一類型階梯式結(jié)構(gòu)的刻蝕過程中的刻蝕深度，由此形成沿第一方向I具有第一高度差的多個階梯。另外，調(diào)節(jié)用于形成第二類型階梯式結(jié)構(gòu)的刻蝕過程中的刻蝕深度，由此形成沿第二方向II具有比第一高度差大的第二高度差的多個階梯。

在本發(fā)明的實施例中，在形成第二類型階梯式結(jié)構(gòu)的過程中，不同地形成孔型掩膜圖案的開口的長度，從而使得能夠以不同形式刻蝕第一類型階梯式結(jié)構(gòu)。在本發(fā)明的實施例中，隨著第一類型階梯式結(jié)構(gòu)與存儲陣列區(qū)(例如，圖1中的P1)之間的距離增大，沿“Z-Z’”線布置的第一類型階梯式結(jié)構(gòu)可以在初步結(jié)構(gòu)PML中設(shè)置得更深。

雖然未示出，但在形成第一類型階梯式結(jié)構(gòu)之前或在形成第二類型階梯式結(jié)構(gòu)之后，可以形成穿過存儲陣列區(qū)(圖1中的P1)的初步結(jié)構(gòu)PML的溝道膜(圖2A和圖2B中的CH)。

圖12A和圖12B圖示形成凹部和存儲塊的過程。圖12A是形成在接觸區(qū)之上的配置的平面圖，以及圖12B是沿圖12A中的“Z-Z’”線截取得到的剖視圖。

在圖12A和圖12B中，在去除孔型掩膜圖案之后，可以用平坦化絕緣膜151填充第一類型階梯式結(jié)構(gòu)和第二類型階梯式結(jié)構(gòu)。隨后，形成縫隙SI，初步結(jié)構(gòu)(圖11A至圖 11C中的PML)通過該縫隙SI而分成第一初步圖案和第二初步圖案。

當?shù)谝徊牧夏?31由層間絕緣膜形成，而第二材料膜133由用于導電圖案的導電材料形成時，用于第一材料膜131的層間絕緣膜ILD可以通過縫隙SI分離，以及用于第二材料膜133的導電圖案CP可以被分離。

當?shù)谝徊牧夏?31由層間絕緣膜形成，而第二材料膜133由犧牲絕緣膜形成時，可以經(jīng)由縫隙SI去除第二材料膜133，以及可以用導電圖案CP(其為第三材料膜)填充通過去除第二材料膜133而形成的部分。

當?shù)谝徊牧夏?31由犧牲導電材料形成，而第二材料膜133由用于導電圖案的導電材料形成時，可以經(jīng)由縫隙SI去除第一材料膜131，以及可以用層間絕緣膜ILD(其為第三材料膜)填充通過去除第一材料膜131而形成的部分。

與介于它們之間的縫隙SI彼此相向的第一類型階梯式結(jié)構(gòu)和第二類型階梯式結(jié)構(gòu)可以通過縫隙SI而分離。以此方式，可以形成具有關(guān)于縫隙SI的對稱結(jié)構(gòu)的第一凹部至第N凹部(例如，STS1至STS4)?？梢砸詧D4A至圖5中描述的結(jié)構(gòu)形成通過圖8A至圖12B中所示的過程制造的第一凹部至第N凹部(例如，STS1至STS4)。

縫隙SI可以穿過包括交替層疊的層間絕緣膜ILD和導電圖案CP的第一層疊組至第N層疊組(例如，SG1至SG4)，由此可以將第一層疊組至第N層疊組(例如，SG1至SG4)分離成對稱的第一存儲塊MB1和第二存儲塊MB2。

圖13A至圖13D圖示根據(jù)本發(fā)明的一個實施例的形成半導體器件的存儲塊的過程。圖13A至圖13C示出圖9A至圖11A中的孔型掩膜圖案的另一示例，以及圖13D示出基于孔型掩膜圖案的另一示例的凹部的另一示例。

在圖13A中，形成包括第一通過晶體管組至第N通過晶體管組的襯底，然后在其上形成如圖8A和圖8B中所示的包括第一層疊組至第N層疊組的初步結(jié)構(gòu)，且在第N層疊組中形成第一類型階梯式結(jié)構(gòu)。第一類型階梯式結(jié)構(gòu)包括如圖8A和圖8B中所示的沿第一方向I排列的第一階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)。第一階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)設(shè)置在初步結(jié)構(gòu)的第一區(qū)至第N區(qū)(例如，CA1至CA4)中。

隨后，在初步結(jié)構(gòu)之上形成包括第一開口OP1A’、OP1B’和OP1C’的孔型掩膜圖案241P1。第一開口OP1A’、OP1B’和OP1C’暴露第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA2和STA4)。孔型掩膜圖案241P1被形成為阻擋第一階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA1)。

第一開口可以包括第一類型開口至第(N-1)類型開口OP1A’、OP1B’和OP1C’。第一類型開口OP1A’可以暴露鄰近于第一階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA1)的第二階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA2)。第二類型開口OP1B’至第(N-1)類型開口OP1C’以如下方式按照對稱的對來布置，即，隨著距離存儲陣列區(qū)(圖1中的P1)的距離增大而基于從第一類型開口OP1A’的中心沿第一方向I延伸的中心軸線來增大所述對稱的對之間的間隔。通過第二類型開口至第(N-1)類型開口OP1B’和OP1C’，第三階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA3至STA4)被暴露。

使用孔型掩膜圖案241P1作為刻蝕阻擋物，刻蝕經(jīng)由第一類型開口至第N-1類型開口OP1A’、OP1B’和OP1C’而暴露的第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA2和STA4)。這樣，此刻蝕深度大于用于形成第一類型階梯式結(jié)構(gòu)的刻蝕過程中的刻蝕深度。當以此方式執(zhí)行刻蝕過程時，第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA2至STA4)移動至第N層疊組(例如，圖8B中的SG4)之下的第(N-1)層疊組(例如，圖8B中的SG3)的內(nèi)部。下面，移動至第(N-1)層疊組(例如，SG3)的內(nèi)部的第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)被定義為第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第一刻蝕部STB2’至STB4’。這樣，第一階梯式結(jié)構(gòu)至第(N-1)階梯式結(jié)構(gòu)中的被孔型掩膜圖案241P1阻擋的一些未被刻蝕。

在圖13B中，刻蝕孔型掩膜圖案(例如，圖13A中的241P1)以形成比第一開口(例如，圖13A中的OP1A’、OP1B’和OP1C’)寬的第二開口OP2A’、OP2B’和OP2C’。以此方式，形成包括第二開口OP2A’、OP2B’和OP2C’的第一刻蝕孔型掩膜圖案241P2。

第二開口OP2A’、OP2B’和OP2C’可以暴露第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第一刻蝕部(圖13A中的STB2’至STB4’)，且也可以暴露鄰近于其的第N層疊組(例如，圖8B中的SG4)的上表面的一些以及未刻蝕的第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA2和STA4)中的一些。在使用第一刻蝕孔型掩膜圖案241P2作為刻蝕阻擋物的刻蝕過程中，刻蝕第N層疊組(例如，圖8B中的SG4)至第(N-2)層疊組(例如，圖8B中的SG2)的暴露部分。以此方式，第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第一刻蝕部(例如，STB2’至STB4’)移動至第(N-1)層疊組(例如，圖8B中的SG3)之下的第(N-2)層疊組(例如，圖8B中的SG2)的內(nèi)部。移動至第(N-2)層疊組(例如，圖8B中的SG2)的內(nèi)部的第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)被定義為第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第二刻蝕部(例如，STB2”至STB4”)。這樣，第一階梯式結(jié)構(gòu)至第(N-2)階梯式結(jié)構(gòu)(例如，圖8A和圖8B中的STA1至STA2)中的被第一刻蝕孔型掩膜圖案241P2阻擋的一些未被刻蝕。如圖10A至圖10C中所示，在形成第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第二刻蝕部(例如，STB2”至STB4”)的過程中， 第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第一刻蝕部(例如，STB2’至STB4’)形成在第二階梯式結(jié)構(gòu)至第N階梯式結(jié)構(gòu)的第二刻蝕部(例如，STB2”至STB4”)的周圍。

在圖13C中，重復(fù)[N-1]次對孔型掩膜圖案(圖13A中的241P1)的第一開口的加寬和對第一層疊組至第N層疊組(例如，圖8B中的SG1至SG4)的第一材料膜和第二材料膜(圖8B中的131、133)的刻蝕，直到第N階梯式結(jié)構(gòu)(例如，圖8A中的STA4)移動至第一層疊組(圖8B中的SG1)的內(nèi)部。

刻蝕孔型掩膜圖案(圖13A中的241P1)[N-1]次，由此形成包括第(N-1)開口(例如，OP3A’、OP3B’和OP3C’)的被刻蝕[N-1]次的孔型掩膜圖案(例如，241P3)。第(N-1)開口(例如，OP3A’、OP3B’和OP3C’)比第二開口(圖13B中的OP2A’、OP2B’、OP2C’)寬。

刻蝕經(jīng)由第(N-1)開口(例如，OP3A’、OP3B’和OP3C’)而暴露的第一層疊組至第N層疊組(例如，圖8B中的SG1至SG4)，使得第N階梯式結(jié)構(gòu)(例如，圖8A中的STA4)可以移動至第一層疊組(圖8B中的SG1)的內(nèi)部。以此方式，第(N-1)刻蝕部(例如，STB2”’、STB3”’、STB4”’)被限定。

隨著重復(fù)刻蝕過程，可以形成包括多個階梯的第二類型階梯式結(jié)構(gòu)，所述多個階梯不僅沿第一方向I具有高度差，而且沿第二方向II具有高度差。在本發(fā)明的實施例中，調(diào)節(jié)用于形成第一類型階梯式結(jié)構(gòu)的刻蝕過程中的刻蝕深度，從而形成沿第一方向I具有第一高度差的多個階梯。此外，調(diào)節(jié)用于形成第二類型階梯式結(jié)構(gòu)的刻蝕過程中的刻蝕深度，從而形成沿第二方向II具有比第一高度差大的第二高度差的多個階梯。

在本發(fā)明的實施例中，在形成第二類型階梯式結(jié)構(gòu)的過程中，孔型掩膜圖案的開口沿第一方向?qū)ΨQ地布置。這樣，開口以如下的方式來設(shè)置，即，隨著距離存儲陣列區(qū)的距離增大而增大它們之間的間隔。以此方式，在本發(fā)明的實施例中，可以以不同的形式來刻蝕第一類型階梯式結(jié)構(gòu)。具體地，隨著存儲陣列區(qū)(圖1中的P1)與第一類型階梯式結(jié)構(gòu)之間的距離增大，初步結(jié)構(gòu)PML中的第一類型階梯結(jié)構(gòu)的位置可以變得更低。

在本發(fā)明的實施例中，在形成第二類型階梯式結(jié)構(gòu)的過程中，圖案化第N階梯式結(jié)構(gòu)以具有沿第一方向I和第二方向II的高度差。

在圖13D中，執(zhí)行與圖12A和圖12B中所示的過程相同的過程。以此方式，第一類型階梯式結(jié)構(gòu)與第二類型階梯式結(jié)構(gòu)可以通過縫隙SI而分離。結(jié)果，可以形成關(guān)于縫隙SI對稱的第一凹部至第N凹部(例如，STS1至STS4)。圖13D中所示的第二凹部至第N凹部(例如，STS2至STS4)具有沿第一方向I和第二方向II的高度差。

圖14A至圖16圖示根據(jù)本發(fā)明的一個實施例的形成半導體器件的存儲塊的過程。圖14A、圖14B、圖15A和圖15B圖示第一類型階梯式結(jié)構(gòu)的形成的另一示例，以及圖16圖示在形成第一類型階梯式結(jié)構(gòu)之后的后續(xù)過程。圖14A和圖15A是圖示形成在接觸區(qū)之上的配置的平面圖，以及圖14B、圖15B和圖16是沿俯視圖的“W-W’”線截取得到的剖視圖。

在圖14A和圖14B中，在包括通過晶體管(例如，圖3中的TR)的襯底之上形成具有第一層疊組至第N層疊組(例如，SG1至SG4)的初步結(jié)構(gòu)PML。初步結(jié)構(gòu)PML包括具有與圖8A和圖8B中所示的結(jié)構(gòu)相同的結(jié)構(gòu)的第一層疊組至第N層疊組(例如，SG1至SG4)。初步結(jié)構(gòu)PML的接觸區(qū)可以包括在其中將設(shè)置凹部的第一區(qū)至第N區(qū)(例如，CA1至CA4)。

第一層疊組至第N層疊組(例如，SG1至SG4)包括交替層疊的第一材料膜131和第二材料膜133。第一材料膜131和第二材料膜133的性質(zhì)與圖8A和圖8B中所描述的性質(zhì)相同。

其后，在第N層疊組(例如，SG4)之上形成第一掩膜圖案(未示出)。隨后，第一掩膜圖案可以包括第一溝槽，第一溝槽沿第二方向II延伸，且沿第一方向I彼此間隔開。在使用第一掩膜圖案作為刻蝕阻擋物的刻蝕過程中，刻蝕由第N層疊組(例如，SG4)的上部形成的第一材料膜131和第二材料膜133。在使用第一掩膜圖案作為刻蝕阻擋物的刻蝕過程中，刻蝕第一刻蝕集，第一刻蝕集包括第一材料膜131和第二材料膜133之中的設(shè)置在最上位置處的第一材料膜和第二材料膜的對。通過該刻蝕過程，第一溝槽的寬度增大，而第一掩膜圖案的尺寸減小。最終，被第一溝槽暴露的區(qū)域的尺寸增大。以此方式，第一刻蝕集的剩余區(qū)域的一些以及第一刻蝕集之下的鄰近于第一刻蝕集設(shè)置的第一材料膜和第二材料膜的對被暴露作為第二刻蝕集。隨后，進行使用第一掩膜圖案(其尺寸已經(jīng)被減小)作為刻蝕阻擋物的刻蝕過程，由此刻蝕第一刻蝕集的暴露部分和第二刻蝕集的暴露部分。

如上所述，重復(fù)增大第一溝槽的寬度和刻蝕第N層疊組(例如，SG4)的第一材料膜131和第二材料膜133，由此可以在第N層疊組(例如，SG4)的上部中形成A類型階梯式結(jié)構(gòu)ST_A。在形成A類型階梯式結(jié)構(gòu)ST_A之后，可以去除第一掩膜圖案。

在圖15A和圖15B中，設(shè)置B類型階梯式結(jié)構(gòu)ST_B，B類型階梯式結(jié)構(gòu)ST_B耦接至A類型階梯式結(jié)構(gòu)ST_A，且被形成為比A類型階梯式結(jié)構(gòu)ST_A深。A類型階梯式結(jié)構(gòu)ST_A包括第一類型階梯式結(jié)構(gòu)的上階梯，以及B類型階梯式結(jié)構(gòu)ST_B包括第一類型階梯式結(jié)構(gòu)的下階梯。

為了形成B類型階梯式結(jié)構(gòu)ST_B，包括比第一溝槽窄的第二溝槽的第二掩膜圖案(未示出)可以覆蓋A類型階梯式結(jié)構(gòu)ST_A。第二溝槽可以沿第二方向II延伸，可以沿第一方向I彼此間隔開，以及可以被設(shè)置為暴露A類型階梯式結(jié)構(gòu)ST_A的中心。隨后，重復(fù)刻蝕經(jīng)由第二溝槽而暴露的第N層疊組(例如，SG4)的第一材料膜131和第二材料膜133和增大第二溝槽的寬度，直到形成B類型階梯式結(jié)構(gòu)ST_B為止。其后，可以去除第二掩膜圖案。

通過在圖14A至圖15B中描述的過程，可以形成包括A類型階梯式結(jié)構(gòu)ST_A和B類型階梯式結(jié)構(gòu)ST_B的第一類型階梯式結(jié)構(gòu)STA。

在圖16中，使用圖9A至圖12B或圖13A至圖13D中描述的過程來形成第二類型階梯式結(jié)構(gòu)和縫隙。以此方式，形成第一凹部至第N凹部(例如，STS1至STS4)?？梢杂闷教够^緣膜351填充第一凹部至第N凹部(例如，STS1至STS4)。

通過縫隙，可以用第三材料膜取代第一材料膜或第二材料膜，或者第一材料膜或第二材料膜可以被分離以形成包括交替層疊的層間絕緣膜ILD和導電圖案CP的第一存儲塊和第二存儲塊。

圖17A至圖19圖示根據(jù)本發(fā)明的一個實施例的形成半導體器件的存儲塊的過程。

圖17A和圖17B圖示形成耦接至第一類型階梯式結(jié)構(gòu)的額外階梯式結(jié)構(gòu)的過程。圖17A是圖示形成在接觸區(qū)之上的配置的平面圖，以及圖17B是沿圖17A中的“V-V’”線截取得到的剖視圖。

在圖17A和圖17B中，在包括通過晶體管(例如，圖3中的TR)的襯底之上形成包括第一層疊組至第N層疊組(例如，SG1至SG4)的初步結(jié)構(gòu)PML。初步結(jié)構(gòu)PML包括第一層疊組至第N層疊組(例如，SG1至SG4)。初步結(jié)構(gòu)PML的接觸區(qū)可以包括在其中將設(shè)置凹部的第一區(qū)至第N區(qū)(例如，CA1至CA4)。

第一層疊組至第N層疊組(例如，SG1至SG4)包括交替層疊的第一材料膜131和第二材料膜133。第一材料膜131和第二材料膜133的性質(zhì)與圖8A和圖8B中描述的性質(zhì)相同。相比于第N層疊組SG4，第一層疊組SG1至第(N-1)層疊組SG3中的每個的第一材料膜131和第二材料膜133的層數(shù)量更大。

其后，在第N層疊組(例如，SG4)之上形成第一掩膜圖案(未示出)。隨后，第一掩膜圖案可以包括第一溝槽，第一溝槽沿第二方向II延伸，且沿第一方向I彼此間隔開。使用第一掩膜圖案作為刻蝕阻擋物執(zhí)行刻蝕過程，由此可以在第N層疊組(例如，SG4)中形成N個第一類型階梯式結(jié)構(gòu)(例如，STA1至STA4)。在形成第一類型階梯 式結(jié)構(gòu)STA1至STA4之后，可以去除第一掩膜圖案。

隨后，在第(N-1)層疊組SG3的內(nèi)部形成額外的階梯式結(jié)構(gòu)AST，額外的階梯式結(jié)構(gòu)AST耦接至第一類型階梯式結(jié)構(gòu)STA1至STA4，且被形成為比第一類型階梯式結(jié)構(gòu)STA1至STA4深。

為了形成額外的階梯式結(jié)構(gòu)AST，可以形成包括比第一溝槽窄的第二溝槽的第二掩膜圖案441以覆蓋第一類型階梯式結(jié)構(gòu)STA1至STA4。第二溝槽可以沿第二方向II延伸，且可以沿第一方向I彼此間隔開。第二掩膜圖案441可以被形成為覆蓋第一類型階梯式結(jié)構(gòu)STA1至STA4之中的鄰近于存儲陣列區(qū)的第一第一類型階梯式結(jié)構(gòu)STA1。第二溝槽設(shè)置在第二第一類型階梯式結(jié)構(gòu)STA2至第N第一類型階梯式結(jié)構(gòu)STA4的中心處。以此方式，第二溝槽可以經(jīng)由第二第一類型階梯式結(jié)構(gòu)STA2至第N第一類型階梯式結(jié)構(gòu)STA4暴露第(N-1)層疊組SG3。

隨后，重復(fù)刻蝕經(jīng)由第二溝槽而暴露的第(N-1)層疊組(例如，SG3)的第一材料膜131和第二材料膜133和增大第二溝槽的寬度，直到形成額外的階梯式結(jié)構(gòu)AST。在形成額外的階梯式結(jié)構(gòu)AST之后可以去除第二掩膜圖案441。

圖18圖示使用孔型掩膜圖案的刻蝕過程的另一示例。

在圖18中，在形成了第一類型階梯式結(jié)構(gòu)STA1至STA4和額外的階梯式結(jié)構(gòu)AST的層疊組SG1至SG4之上形成孔型掩膜圖案443?？仔脱谀D案443被形成為阻擋第一第一類型階梯式結(jié)構(gòu)STA1。在孔型掩膜圖案443的初始形成中，孔型掩膜圖案443可以包括如圖9A或圖13A中所示的第一開口。

重復(fù)使用孔型掩膜圖案443作為刻蝕阻擋物來刻蝕第一材料膜131和第二材料膜133和增大第一開口的寬度，直到第一類型階梯式結(jié)構(gòu)STA1至STA4中的第N第一類型階梯式結(jié)構(gòu)STA4移動至第(N-1)層疊組SG3的內(nèi)部。這種刻蝕過程使得階梯式結(jié)構(gòu)的階梯能夠形成在與第(N-1)層疊組SG3的第一材料膜131和第二材料膜133的高度相同的高度處。

通過以上刻蝕過程，耦接至第N第一類型階梯式結(jié)構(gòu)STA4的額外的階梯式結(jié)構(gòu)AST可以移動至第N層疊組SG4的頂部的內(nèi)部。

在圖19中，加寬圖18中所示的孔型掩膜圖案的開口，然后使用包括加寬開口的孔型掩膜圖案作為刻蝕阻擋物來執(zhí)行刻蝕過程，由此刻蝕第一材料層131和第二材料層133。這樣，可以執(zhí)行刻蝕過程直到第N第一類型階梯式結(jié)構(gòu)(圖18中的STA4)移動至第N層疊組SG4的內(nèi)部。另外，刻蝕深度與第一類型階梯式結(jié)構(gòu)STA1至STA4中的 一個的高度和額外的階梯式結(jié)構(gòu)AST的高度之間的高度差相同。

隨后，使用如圖12A和圖12B中所描述的過程來形成第二類型階梯式結(jié)構(gòu)和縫隙。以此方式，形成第一凹部至第N凹部(例如，STS1至STS4)?？梢杂闷教够^緣膜451填充第一凹部至第N凹部(例如，STS1至STS4)。

通過縫隙，可以用第三材料膜取代第一材料膜或第二材料膜，或者第一材料膜或第二材料膜可以被分離，從而形成包括交替層疊的層間絕緣膜ILD和導電圖案CP的第一存儲塊和第二存儲塊。

通過圖17A至圖19中描述的過程形成的第一凹部STS1至第N凹部STS4可以如圖7中所示地配置。

在一個實施例中，在包括以預(yù)定間隔層疊的導電圖案的層疊組之中形成具有階梯式側(cè)壁的凹部，由此提供用于將導電圖案連接至接觸插塞的區(qū)域。

在一個實施例中，使用孔型掩膜圖案作為刻蝕阻擋物來在層疊組之內(nèi)形成階梯式結(jié)構(gòu)。以此方式，根據(jù)一個實施例的形成存儲塊的過程有助于導電圖案的線性曝露，該導電圖案通過階梯式結(jié)構(gòu)而設(shè)置在不同高度處。

圖20圖示根據(jù)本發(fā)明的一個實施例的存儲系統(tǒng)。

在圖20中，根據(jù)本發(fā)明的一個實施例的存儲系統(tǒng)1100包括存儲器件1120和存儲器控制器1110。

存儲器件1120具有圖1至圖19的實施例中描述的配置。另外，存儲器件1120可以為包括多個快閃存儲芯片的多芯片封裝體。

存儲器控制器1110可以控制存儲器件1120，且可以包括SRAM 1111、CPU1112、主機接口1113、ECC 1114和存儲器接口1115。SRAM 1111被用作CPU 1112的工作存儲器，以及CPU 1112執(zhí)行對存儲器控制器1110的數(shù)據(jù)交換的常規(guī)控制操作，以及主機接口1113包括耦接至存儲系統(tǒng)1100的主機的數(shù)據(jù)交換協(xié)議。另外，ECC 1114用來檢測并校正從存儲器件1120讀取的數(shù)據(jù)中包含的錯誤，以及存儲器接口1115提供存儲器件1120與其他組件之間的接口。此外，存儲器控制器1110還可以包括儲存用來與主機接口的編碼數(shù)據(jù)的ROM。

存儲系統(tǒng)1100可以是被配置為使得存儲器件1120與控制器1110彼此耦接的存儲卡或固態(tài)盤(SSD)。在一個示例中，當存儲系統(tǒng)1100是SSD時，存儲器控制器1110可以 通過各種接口協(xié)議(諸如，USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE等)中的任意一種來與耦接至控制器1110的設(shè)備(例如，主機)通信。

圖21圖示根據(jù)本發(fā)明的一個實施例的計算系統(tǒng)。

在圖21中，根據(jù)本發(fā)明的一個實施例的計算系統(tǒng)1200可以包括電耦接至系統(tǒng)總線1260的CPU 1220、RAM 1230、用戶接口1240、調(diào)制解調(diào)器1250和存儲系統(tǒng)1210。當計算系統(tǒng)1200是移動設(shè)備時，還可以提供電池以將操作電壓供應(yīng)給計算系統(tǒng)1200。另外，計算系統(tǒng)還可以包括應(yīng)用芯片組、相機圖像處理器(CIS)、移動DRAM等。

存儲系統(tǒng)1210可以包括參照圖20所描述的存儲器件1212和存儲器控制器1211。

本文中已經(jīng)公開了示例性實施例，雖然使用了特定的術(shù)語，但是僅以一般意義和描述性的意義來使用和解釋它們，而不用于限制的目的。在一些情況下，對本領(lǐng)域技術(shù)人員將明顯的是，到提交本申請止，除非另外具體指明，否則關(guān)于特定實施例而描述的特征、特性和/或元件可以單獨使用，或者可以結(jié)合關(guān)于其他實施例而描述的特征、特性和/或元件來使用。相應(yīng)地，本領(lǐng)域技術(shù)人員將理解的是，在不脫離在所附權(quán)利要求書中所闡述的本發(fā)明的精神和范圍的情況下，可以作為形式上和細節(jié)上的各種改變。