本發(fā)明屬于可控硅控制技術領域，尤其涉及一種可控硅同步觸發(fā)電路以及變頻器。

背景技術：

在中大功率通用交-直-交變頻器中，為避免上電時過大的沖擊電流損壞整流模塊，一般需要在變頻器中設置上電緩沖裝置。上電緩沖裝置主要分為接觸器控制方式和可控硅控制方式。其中可控硅控制方式具有耐沖擊，壽命長的優(yōu)勢。

目前，可控硅觸發(fā)電路主要分為直流電源直接驅動方式和脈沖變壓器驅動方式。其中，直流電源直接驅動方式由主控電路檢測到母線電壓高過欠壓值時，發(fā)出驅動信號經光耦隔離控制驅動電源加載至可控硅的門極和陰極之間，以使可控硅持續(xù)導通。脈沖變壓器驅動方式同樣由控制電路發(fā)出驅動控制信號給脈沖發(fā)生器電路，由脈沖發(fā)生器輸出脈沖信號，經脈沖變壓器隔離送到可控硅的門極和陰極之間，使可控硅持續(xù)導通。

然而，直流電源直接驅動方式存在驅動電源功耗大的問題，特別對大功率可控硅，需要更大的驅動電流來觸發(fā)；而脈沖變壓器驅動方式則存在電路復雜，變壓器成本高、體積大的缺點。

因此，現有的可控硅觸發(fā)電路存在驅動電路復雜、功耗大、硬件成本高以及體積大的問題。

技術實現要素：

本發(fā)明的目的在于提供一種可控硅同步觸發(fā)電路，旨在解決現有的可控硅觸發(fā)電路存在的驅動電路復雜、功耗大、硬件成本高以及體積大的問題。

本發(fā)明是這樣實現的，一種可控硅觸發(fā)電路，包括用于實現電壓鉗位的鉗位保護模塊，所述可控硅同步觸發(fā)電路與交流電網連接，用于驅動可控硅，所述可控硅同步觸發(fā)電路還包括：

低壓同步信號生成模塊，與所述交流電網連接，用于根據所接入的交流電生成相應的低壓同步信號；

基準電壓模塊，用于輸出基準電壓信號；

同步信號生成模塊，與所述鉗位保護模塊、所述低壓電網信號模塊以及所述基準電壓模塊連接，用于根據所述低壓同步信號和所述基準電壓信號輸出第一電網同步信號或者第二電網同步信號；

脈沖驅動模塊，用于輸出脈沖驅動信號；

脈沖信號生成模塊，與所述同步信號生成模塊和所述脈沖驅動模塊連接，用于根據所述第一電網同步信號和所述脈沖驅動信號輸出相應的第一脈沖信號，或者根據所述第二電網同步信號和所述脈沖驅動信號輸出相應的第二脈沖信號；

可控硅驅動模塊，與脈沖信號生成模塊連接，用于當接收到所述第一脈沖信號時，根據所述第一脈沖信號輸出可控硅驅動信號以驅動所述可控硅在第一過零電壓點導通；當接收到所述第二脈沖信號時，根據所述第二脈沖信號停止輸出所述可控硅驅動信號驅動所述可控硅在第二過零電壓點關斷；所述第一過零電壓點為所述交流電網電壓從負半周到正半周的過零點，所述第二過零電壓點為所述交流電網電壓從正半周到負半周的過零點。

本發(fā)明的另一目的還在于提供一種變頻器，所述變頻器包括整流電路，所述整流電路包括可控硅以及上電緩沖裝置，所述上電緩沖裝置包括所述可控硅同步觸發(fā)電路。

本發(fā)明通過采用包括低壓同步信號生成模塊、基準電壓模塊、同步信號生成模塊、脈沖驅動模塊、脈沖信號生成模塊以及可控硅驅動模塊的可控硅同步觸發(fā)電路，低壓同步信號生成模塊以及基準電壓模塊產生的信號驅動同步信號生成模塊輸出第一電網同步信號或第二電網同步信號，脈沖信號生成模塊根據脈沖驅動模塊的脈沖驅動信號以及第一電網同步信號或者第二電網同步信號驅動可控硅驅動模塊控制可控硅在交流電網電壓從負半周到正半周的過零點導通或者在交流電網電壓從正半周到負半周的過零點關斷，解決現有的可控硅觸發(fā)電路存在的驅動電路復雜、功耗大、硬件成本高以及體積大的問題。

附圖說明

圖1是本發(fā)明實施例所提供的可控硅同步觸發(fā)電路的結構圖；

圖2是本發(fā)明第一實施例所提供的可控硅同步觸發(fā)電路的示例電路結構圖；

圖3是本發(fā)明第一實施例所提供的可控硅同步觸發(fā)電路的另一種示例電路結構圖；

圖4是本發(fā)明第二實施例所提供的可控硅同步觸發(fā)電路的示例電路結構圖；

圖5是本發(fā)明第二實施例所提供的可控硅同步觸發(fā)電路的另一種示例電路結構圖；

圖6是本發(fā)明第三實施例所提供的可控硅同步觸發(fā)電路的示例電路結構圖；

圖7是本發(fā)明第三實施例所提供的可控硅同步觸發(fā)電路的另一種示例電路結構圖。

具體實施方式

為了使本發(fā)明的目的、技術方案及優(yōu)點更加清楚明白，以下結合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

在本發(fā)明的描述中，需要理解的是，術語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特征的數量。由此，限定有“第一”、“第二”的特征可以明示或者隱含地包括一個或者更多個該特征。在本發(fā)明的描述中，“多個”的含義是兩個或兩個以上，除非另有明確具體的限定。

本發(fā)明實施例通過采用包括低壓同步信號生成模塊、基準電壓模塊、同步信號生成模塊、脈沖驅動模塊、脈沖信號生成模塊以及可控硅驅動模塊的可控硅同步觸發(fā)電路，低壓同步信號生成模塊以及基準電壓模塊產生的信號驅動同步信號生成模塊輸出第一電網同步信號或第二電網同步信號，脈沖信號生成模塊根據脈沖驅動模塊的脈沖驅動信號以及第一電網同步信號或者第二電網同步信號驅動可控硅驅動模塊控制可控硅在交流電網電壓從負半周到正半周的過零點導通或者在交流電網電壓從正半周到負半周的過零點關斷，解決現有的可控硅觸發(fā)電路存在的驅動電路復雜、功耗大、硬件成本高以及體積大的問題。

圖1示出了本發(fā)明實施例所提供的可控硅同步觸發(fā)電路的結構，為了便于說明，僅示出了與本發(fā)明實施例相關的部分，詳述如下：

可控硅同步觸發(fā)電路包括用于實現電壓鉗位的鉗位保護模塊900，所述可控硅同步觸發(fā)電路與交流電網100連接，其用于驅動可控硅800，可控硅同步觸發(fā)電路還包括：

低壓同步信號生成模塊200、基準電壓模塊300、同步信號生成模塊400、脈沖驅動模塊500、脈沖信號生成模塊600以及可控硅驅動模塊700。

低壓同步信號生成模塊200與交流電網100連接，且用于根據所接入的交流電生成相應的低壓同步信號。

基準電壓模塊300用于輸出基準電壓信號。

同步信號生成模塊400與所述鉗位保護模塊900、低壓電網信號模塊200以及基準電壓模塊300連接，且用于根據低壓同步信號和基準電壓信號輸出第一電網同步信號或者第二電網同步信號。

脈沖驅動模塊500用于輸出脈沖驅動信號。

脈沖信號生成模塊600與同步信號生成模塊400和脈沖驅動模塊500連接，且用于根據第一電網同步信號和脈沖驅動信號輸出相應的第一脈沖信號，或者根據第二電網同步信號和脈沖驅動信號輸出相應的第二脈沖信號。

可控硅驅動模塊700與脈沖信號生成模塊600連接，且用于當接收到第一脈沖信號時，根據第一脈沖信號輸出可控硅驅動信號以驅動可控硅800在第一過零電壓點導通；當接收到第二脈沖信號時，根據第二脈沖信號停止輸出可控硅驅動信號驅動可控硅800在第二過零電壓點關斷；第一過零電壓點為交流電網100電壓從負半周到正半周的過零點，第二過零電壓點為交流電網100電壓從正半周到負半周的過零點。

其中，低壓同步信號生成模塊200包括一個或多個與交流電網100連接的分壓單元，同步信號生成模塊400包括一個或多個比較單元，脈沖信號生成模塊600包括一個或多個邏輯處理單元，可控硅驅動模塊700包括一個或多個驅動單元；當交流電網100為單相交流電網時，分壓單元、比較單元、邏輯處理單元以及驅動單元的個數均為兩個，當交流電網100為多相交流電網時，分壓單元、比較單元、邏輯處理單元以及驅動單元的個數均與交流電網100的交流電壓相數一致；分壓單元依次經過比較單元以及邏輯處理單元與驅動單元相連接；分壓單元根據所接入的交流電向比較單元輸出低壓同步信號，比較單元根據低壓同步信號和基準電壓信號向邏輯處理單元輸出第一電網同步信號或者第二電網同步信號，邏輯處理單元根據脈沖驅動信號以及第一電網同步信號或者第二電網同步信號向驅動單元輸出第一脈沖信號或者第二脈沖信號。

以下結合具體實施例對上述的可控硅同步觸發(fā)電路的具體實現進行詳細描述：

實施例一：

圖2示出了本發(fā)明第一實施例所提供的對應圖1所示的可控硅同步觸發(fā)電路的示例電路結構，為了便于說明，僅示出了與本發(fā)明第一實施例相關的部分，詳述如下：

作為本發(fā)明一實施例，當交流電網100為單相交流電網時，低壓同步信號生成模塊200包括分別與單相交流電網100的火線U_A和零線N連接的第一分壓單元201和第二分壓單元202，同步信號生成模塊400包括第一比較單元401和第二比較單元402，脈沖信號生成模塊600包括第一邏輯處理單元601和第二邏輯處理單元602，可控硅驅動模塊700包括第一驅動單元701和第二驅動單元702；第一分壓單元201依次經過第一比較單元401以及第一邏輯處理單元601與第一驅動單元701相連接，第二分壓單元202依次經過第二比較單元402以及第二邏輯處理單元602與第二驅動單元702相連接。

第一分壓單元201根據所接入的交流電向第一比較單元401輸出低壓同步信號，第一比較單元401根據低壓同步信號和基準電壓信號向第一邏輯處理單元601輸出第一電網同步信號或者第二電網同步信號，第一邏輯處理單元601根據脈沖驅動信號以及第一電網同步信號或者第二電網同步信號向第一驅動單元701輸出第一脈沖信號或者第二脈沖信號；第二分壓單元202根據所接入的交流電向第二比較單元402輸出低壓同步信號，第二比較單元402根據低壓同步信號和基準電壓信號向第二邏輯處理單元602輸出第一電網同步信號或者第二電網同步信號，第二邏輯處理單元602根據脈沖驅動信號以及第一電網同步信號或者第二電網同步信號向第二驅動單元702輸出第一脈沖信號或者第二脈沖信號。

作為本發(fā)明一實施例，第一分壓單元201包括第一電阻R1和第二電阻R2，第一電阻R1的第一端與單相交流電網100的火線U_A連接，第一電阻R1的第二端與第二電阻R2的第一端共接于第一比較單元401的第一輸入端，第二電阻R2的第二端與+10V直流電源連接；第二分壓單元202包括第十電阻R10和第十一電阻R11，第十電阻R10的第一端與單相交流電網100的零線N連接，第十電阻R10的第二端與第十一電阻R11的第一端共接于第二比較單元402的第一輸入端，第十一電阻R11的第二端與+10V直流電源連接；其中，第一電阻R1和第十電阻R10可以取大阻值高耐壓電阻或多只電阻串聯，第二電阻R2和第十一電阻R11取小阻值電阻。

作為本發(fā)明一實施例，第一比較單元401包括第一比較器COMP1和第三電阻R3，第一比較器COMP1的正向輸入端與第一電阻R1的第二端以及第二電阻R2的第一端連接，第一比較器COMP1的反向輸入端接入基準電壓信號，第一比較器COMP1的輸出端與第三電阻R3的第二端共接于第一邏輯處理單元501，第三電阻R3的第一端與+10V直流電源連接；第二比較單元402包括第二比較器COMP2和第十二電阻R12，第二比較器COMP2的正向輸入端與第十電阻R10的第二端以及第十一電阻R11的第一端連接，第二比較器COMP2的反向輸入端接入基準電壓信號，第二比較器COMP2的輸出端與第十二電阻R12的第二端共接于第二邏輯處理單元502，第十二電阻R12的第一端與+10V直流電源連接。

作為本發(fā)明一實施例，第一邏輯處理單元601包括第一與非門U1，第一與非門U1的第一輸入端與第一比較器的輸出端以及第三電阻R3的第二端連接，第一與非門U1的第二輸入端接入脈沖驅動信號，第一與非門U1的輸出端與第一驅動單元701連接；第二邏輯處理單元602包括第三與非門U3，第三與非門U3的第一輸入端與第二比較器的輸出端以及第十二電阻R12的第二端連接，第三與非門U3的第二輸入端接入脈沖驅動信號，第三與非門U3的輸出端與第二驅動單元702連接。

作為本發(fā)明一實施例，第一驅動單元701包括第四電阻R4、第五電阻R5以及第一PMOS功率管Q1，第四電阻R4的第一端與第一與非門U1的輸出端連接，第四電阻R4的第二端與第五電阻R5的第二端共接于第一PMOS功率管Q1的柵極，第五電阻R5的第一端與第一PMOS功率管Q1的源極共接于+10V直流電源，第一PMOS功率管Q1的漏極連接可控硅801；第二驅動單元702包括第十三電阻R13、第十四電阻R14以及第二PMOS功率管Q2，第十三電阻R13的第一端與第三與非門U3的輸出端連接，第十三電阻R13的第二端與第十四電阻R14的第二端共接于第二PMOS功率管Q2的柵極，第十四電阻R14的第一端與第二PMOS功率管Q2的源極共接于+10V直流電源，第二PMOS功率管Q2的漏極連接可控硅802。

作為本發(fā)明一實施例，基準電壓模塊300包括第六電阻R6和第七電阻R7，第六電阻R6的第一端與+10V直流電源相連接，第六電阻R6的第二端和第七電阻R7的第一端共接于同步信號生成模塊400，第七電阻R7的第二端接地。

作為本發(fā)明一實施例，脈沖驅動模塊500包括第一電容C1、第二與非門U2、第八電阻R8、第九電阻R9、第一二極管D1以及第二二極管D2；第二門與非U2的第一輸入端和第二輸入端、第八電阻R8的第一端以及第九電阻R9的第一端共接于第一電容C1的第一端，第一電容C1的第二端接地；第八電阻R8的第二端與第一二極管D1的正極連接，第九電阻R9的第二端與第二二極管D2的負極連接，第一二極管D1的負極、第二二極管D2的正極以及第二與非門U2的輸出端共接于脈沖信號生成模塊600；其中，第八電阻R8以及第九電阻R9可以是可調電阻，通過調節(jié)第八電阻R8和/或第九電阻R9的阻值可調整方波信號的頻率及占空比。

作為本發(fā)明一實施例，鉗位保護模塊900包括第一鉗位保護單元和第二鉗位保護單元，第一鉗位單元901與第一分壓單元201共接于第一比較單元401，第二鉗位單元902與第二分壓單元202共接于第二比較單元402。

以下結合工作原理對上述的可控硅同步觸發(fā)電路作進一步說明：

第一分壓單元201與單相交流電網100的火線U_A連接，單相交流電網100的火線U_A的電壓經第一電阻R1和第二電阻R2分壓轉為低壓同步信號輸入第一比較單元401；基準電壓模塊300與第一比較單元401連接，10V直流電源經第六電阻R6和第七電阻R7分壓轉為低于10V的基準電壓信號后輸入第一比較單元401；當單相交流電網100的電壓從負半周到正半周的過零點，低壓同步信號高于基準電壓信號，第一比較器COMP1的輸出翻轉為高電平并輸送至第一邏輯處理單元601的第一與非門U1，第一與非門U1結合脈沖驅動模塊500輸出的脈沖驅動信號以及高電平做與非處理，從第一與非門U1輸出第一脈沖信號經第一驅動單元701的第四電阻R4到第一PMOS功率管Q1柵極，經第一PMOS功率管Q1做功率放大后輸出可控硅驅動信號驅動對應單相交流電網100的可控硅801，使其在第一過零電壓點導通；當單相交流電網100火線U_A的電壓從正半周到負半周的過零點，低壓同步信號低于基準電壓信號，第一比較器COMP1的輸出翻轉為低電平并輸送至第一邏輯處理單元601的第一與非門U1，第一與非門U1結合脈沖驅動模塊500輸出的脈沖驅動信號以及低電平做與非處理，從第一與非門U1輸出第二脈沖信號經第一驅動單元701的第四電阻R4到第一PMOS功率管Q1柵極，第一PMOS功率管Q1停止輸出可控硅驅動信號驅動對應單相交流電網100的火線U_A的可控硅801在第二過零電壓點關斷。

本實施例所提供的單相交流電網100的零線N與對應單元間的工作原理與本發(fā)明實施例所提供的單相交流電網100的火線U_A與對應單元間的工作原理相同，因此不再贅述。

圖3示出了本發(fā)明第一實施例所提供的可控硅同步觸發(fā)電路的另一種示例電路結構，為了便于說明，僅示出了與本發(fā)明第一實施例相關的部分，詳述如下：

作為本發(fā)明一實施例，第一驅動單元701以及第二驅動單元702分別還包括用于限流的第二十電阻R20以及第二十一電阻R21，第二十電阻R20以及第二十一電阻R21的第一端分別與第一PMOS功率管Q1以及第二PMOS功率管Q2的漏極連接，第二十電阻R20以及第二十一電阻R21的第二端分別與可控硅801以及可控硅802連接。

作為本發(fā)明一實施例，基準電壓模塊300還包括用于濾波的第二電容C2，第二電容C2第一端與第六電阻R6的第二端以及第七電阻R7的第一端共接于同步信號生成模塊400，第二電容C2第二端與第七電阻R7的第二端共接于地。

實施例二：

圖4示出了本發(fā)明第二實施例所提供對應圖1所示的可控硅同步觸發(fā)電路的示例電路結構，為了便于說明，僅示出了與本發(fā)明第二實施例相關的部分，詳述如下：

作為本發(fā)明一實施例，當交流電網100為兩相交流電網時，交流電網100輸出第一相交流電U_A以及第二相交流電U_B，低壓同步信號生成模塊200包括分別與第一相交流電U_A以及第二相交流電U_B連接的第一分壓單元201以及第二分壓單元202，同步信號生成模塊400包括第一比較單元401以及第二比較單元402，脈沖信號生成模塊600包括第一邏輯處理單元601以及第二邏輯處理單元602，可控硅驅動模塊700包括第一驅動單元701以及第二驅動單元702；第一分壓單元201依次經過第一比較單元401以及第一邏輯處理單元601與第一驅動單元701相連接，第二分壓單元202依次經過第二比較單元402以及第二邏輯處理單元602與第二驅動單元702相連接。

第一分壓單元201根據所接入的交流電向第一比較單元401輸出低壓同步信號，第一比較單元401根據低壓同步信號和基準電壓信號向第一邏輯處理單元601輸出第一電網同步信號或者第二電網同步信號，第一邏輯處理單元601根據脈沖驅動信號以及第一電網同步信號或者第二電網同步信號向第一驅動單元701輸出第一脈沖信號或者第二脈沖信號；第二分壓單元202根據所接入的交流電向第二比較單元402輸出低壓同步信號，第二比較單元402根據低壓同步信號和基準電壓信號向第二邏輯處理單元602輸出第一電網同步信號或者第二電網同步信號，第二邏輯處理單元602根據脈沖驅動信號以及第一電網同步信號或者第二電網同步信號向第二驅動單元702輸出第一脈沖信號或者第二脈沖信號。

本實施例所提供的第一分壓單元201、第一比較單元401、第一邏輯處理單元501以及第一驅動單元701的內部結構與本發(fā)明第一實施例所提供的第一分壓單元201、第一比較單元401、第一邏輯處理單元501以及第一驅動單元701的內部結構對應相同；本實施例所提供的第二分壓單元202、第二比較單元402、第二邏輯處理單元502以及第二驅動單元702的內部結構與本發(fā)明第一實施例所提供的第二分壓單元202、第二比較單元402、第二邏輯處理單元502以及第二驅動單元702的內部結構對應相同；因此不再贅述。

本實施例所提供的基準電壓模塊300以及脈沖驅動模塊500的內部結構與本發(fā)明第一實施例所提供的基準電壓模塊300以及脈沖驅動模塊500的內部結構對應相同，因此不再贅述。

本實施例所提供的鉗位保護模塊900的內部結構與本發(fā)明第一實施例所提供的鉗位保護模塊900的內部結構對應相同，因此不再贅述。

本實施例所提供的第一相交流電U_A以及第二相交流電U_B與對應單元間的工作原理與本發(fā)明第一實施例所提供的交流電網第一相100的火線U_A以及零線N與對應單元間的工作原理相同，因此不再贅述。

圖5示出了本發(fā)明第二實施例所提供的可控硅同步觸發(fā)電路的另一種示例電路結構，為了便于說明，僅示出了與本發(fā)明第二實施例相關的部分，詳述如下：

作為本發(fā)明一實施例，第一驅動單元701以及第二驅動單元702分別還包括用于限流的第二十電阻R20以及第二十一電阻R21，本實施例所提供的第一驅動單元701以及第二驅動單元702的內部結構與本發(fā)明第一實施例所提供的另一種示例電路結構的第一驅動單元701以及第二驅動單元702的內部結構對應相同，因此不再贅述。

作為本發(fā)明一實施例，基準電壓模塊300還包括用于濾波的第二電容C2。本實施例所提供的基準電壓模塊300的內部結構與本發(fā)明第一實施例所提供的基準電壓模塊300的內部結構對應相同，因此不再贅述。

實施例三：

圖6示出了本發(fā)明第三實施例所提供對應圖1所示的可控硅同步觸發(fā)電路的示例電路結構，為了便于說明，僅示出了與本發(fā)明第三實施例相關的部分，詳述如下：

作為本發(fā)明一實施例，當交流電網100為三相交流電網時，交流電網100輸出第一相交流電U_A、第二相交流電U_B以及第三相交流電U_C，低壓同步信號生成模塊200包括三個分別與第一相交流電U_A、第二相交流電U_B以及第三相交流電U_C連接的第一分壓單元201、第二分壓單元202以及第三分壓單元203，同步信號生成模塊400包括第一比較單元401、第二比較單元402以及第三比較單元403，脈沖信號生成模塊600包括第一邏輯處理單元601、第二邏輯處理單元602以及第三邏輯處理單元603，可控硅驅動模塊700包括第一驅動單元701、第二驅動單元702以及第三驅動單元703；第一分壓單元201依次經過第一比較單元401以及第一邏輯處理單元601與第一驅動單元701相連接，第二分壓單元202依次經過第二比較單元402以及第二邏輯處理單元602與第二驅動單元702相連接，第三分壓單元203依次經過第三比較單元403以及第三邏輯處理單元603與第三驅動單元703相連接。

第一分壓單元201根據所接入的交流電向第一比較單元401輸出低壓同步信號，第一比較單元401根據低壓同步信號和基準電壓信號向第一邏輯處理單元601輸出第一電網同步信號或者第二電網同步信號，第一邏輯處理單元601根據脈沖驅動信號以及第一電網同步信號或者第二電網同步信號向第一驅動單元701輸出第一脈沖信號或者第二脈沖信號；第二分壓單元202根據所接入的交流電向第二比較單元402輸出低壓同步信號，第二比較單元402根據低壓同步信號和基準電壓信號向第二邏輯處理單元602輸出第一電網同步信號或者第二電網同步信號，第二邏輯處理單元602根據脈沖驅動信號以及第一電網同步信號或者第二電網同步信號向第二驅動單元702輸出第一脈沖信號或者第二脈沖信號；第三分壓單元203根據所接入的交流電向第三比較單元403輸出低壓同步信號，第三比較單元403根據低壓同步信號和基準電壓信號向第三邏輯處理單元603輸出第一電網同步信號或者第二電網同步信號，第三邏輯處理單元603根據脈沖驅動信號以及第一電網同步信號或者第二電網同步信號向第三驅動單元703輸出第一脈沖信號或者第二脈沖信號。

本實施例所提供的第一分壓單元201、第一比較單元401、第一邏輯處理單元501以及第一驅動單元701的內部結構與本發(fā)明第二實施例所提供的第一分壓單元201、第一比較單元401、第一邏輯處理單元501以及第一驅動單元701的內部結構對應相同；本實施例所提供的第二分壓單元202、第二比較單元402、第二邏輯處理單元502以及第二驅動單元702的內部結構與本發(fā)明第二實施例所提供的第二分壓單元202、第二比較單元402、第二邏輯處理單元502以及第二驅動單元702的內部結構對應相同；因此不再贅述。

作為本發(fā)明一實施例，第三分壓單元203包括第十五電阻R15和第十六電阻R16，第十五電阻R15的第一端與第三相交流電U_C連接，第十五電阻R15的第二端與第十六電阻R16的第一端共接于第三比較單元403的第一輸入端，第十六電阻R16的第二端與+10V直流電源連接；其中，第十五電阻R15可以是大阻值的高耐壓電阻或多個電阻串聯，第十六電阻R16可以是小阻值電阻。

作為本發(fā)明一實施例，第三比較單元403包括第三比較器COMP3和第十七電阻R17，第三比較器COMP3的正向輸入端與第十五電阻R15的第二端以及第十六電阻R16的第一端連接，第三比較器COMP3的反向輸入端接入基準電壓信號，第三比較器COMP3的輸出端與第十七電阻R17的第二端共接于第三邏輯處理單元503，第十七電阻R17的第一端與+10V直流電源連接。

作為本發(fā)明一實施例，第三邏輯處理單元603包括第四與非門U4，第四與非門U4的第一輸入端與第三比較器的輸出端以及第十七電阻R17的第二端連接，第四與非門U4的第二輸入端接入脈沖驅動信號，第四與非門U4的輸出端與第三驅動單元703連接。

作為本發(fā)明一實施例，第三驅動單元703包括第十八電阻R18、第十九電阻R19以及第三PMOS功率管Q3，第十八電阻R18的第一端與第四與非門U4的輸出端連接，第十八電阻R18的第二端與第十九電阻R19的第二端共接于第三PMOS功率管Q3的柵極，第十九電阻R19的第一端與第三PMOS功率管Q3的源極共接于+10V直流電源，第三PMOS功率管Q3的漏極連接可控硅803。

本實施例所提供的基準電壓模塊300以及脈沖驅動模塊500的內部結構與本發(fā)明第一實施例所提供的基準電壓模塊300以及脈沖驅動模塊500的內部結構對應相同，因此不再贅述。

作為本發(fā)明一實施例，鉗位保護模塊900包括第一鉗位保護單元、第二鉗位保護單元以及第三鉗位保護單元，第一鉗位單元901與第一分壓單元201共接于第一比較單元401，第二鉗位單元902與第二分壓單元202共接于第二比較單元402，第三鉗位單元903與第三分壓單元203共接于第三比較單元403。

本實施例所提供的第一相交流電U_A、第二相交流電U_B以及第三相交流電U_C與對應單元間的工作原理與本發(fā)明第二實施例所提供的第一相交流電U_A與對應單元間的工作原理相同，因此不再贅述。

圖7示出了本發(fā)明第三實施例所提供的可控硅同步觸發(fā)電路的另一種示例電路結構，為了便于說明，僅示出了與本發(fā)明第三實施例相關的部分，詳述如下：

作為本發(fā)明一實施例，第一驅動單元701、第二驅動單元702以及第三驅動單元703分別還包括用于限流的第二十電阻R20、第二十一電阻R21以及第二十二電阻R22；其中，第二十二電阻R22的第一端與第三PMOS功率管Q3的漏極連接，第二十二電阻R22的第二端與可控硅803連接；本實施例所提供的第一驅動單元701、第二驅動單元702的內部結構與本發(fā)明第一實施例所提供的另一種示例電路結構的第一驅動單元701以及第二驅動單元702的內部結構對應相同，因此不再贅述。

作為本發(fā)明一實施例，基準電壓模塊300還包括用于濾波的第二電容C2。本實施例所提供的基準電壓模塊300的內部結構與本發(fā)明第一實施例所提供的基準電壓模塊300的內部結構對應相同，因此不再贅述。

本發(fā)明實施例通過采用包括低壓同步信號生成模塊、基準電壓模塊、同步信號生成模塊、脈沖驅動模塊、脈沖信號生成模塊以及可控硅驅動模塊的可控硅同步觸發(fā)電路，低壓同步信號生成模塊以及基準電壓模塊產生的信號驅動同步信號生成模塊輸出第一電網同步信號或第二電網同步信號，脈沖信號生成模塊根據脈沖驅動模塊的脈沖驅動信號以及第一電網同步信號或者第二電網同步信號驅動可控硅驅動模塊控制可控硅在交流電網電壓從負半周到正半周的過零點導通或者在交流電網電壓從正半周到負半周的過零點關斷，解決現有的可控硅觸發(fā)電路存在的驅動電路復雜、功耗大、硬件成本高以及體積大的問題。

以上僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發(fā)明的保護范圍之內。