本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種非易失性存儲(chǔ)器(nvm)的電荷泵電路。
背景技術(shù)：
：如圖1所示，是現(xiàn)有非易失性存儲(chǔ)器如快閃(flash)式存儲(chǔ)器的電壓示意圖；非易失性存儲(chǔ)器在工作過程中需要使用多種電壓，如正高壓(vpos)，正壓(vbl)和負(fù)壓(vneg)。電壓vpos、vbl和vneg提供給非易失性存儲(chǔ)器的存儲(chǔ)陣列(array)101，同時(shí)存儲(chǔ)陣列101作為產(chǎn)生電壓vpos、vbl和vneg的電荷泵(pump)的負(fù)載(loading)。存儲(chǔ)陣列101由多個(gè)存儲(chǔ)單元(cell)進(jìn)行行和列的排列形成。所述存儲(chǔ)陣列的存儲(chǔ)單元包括所述存儲(chǔ)管102和選擇管103，同一所述存儲(chǔ)單元的所述存儲(chǔ)管102的源極連接所述選擇管103的漏極，同一行的各所述存儲(chǔ)管102的柵極都連接相同行的第一字線wls，同一行的各所述選擇管103的柵極都連接相同行的第二字線wl，同一列的各所述存儲(chǔ)管102的漏極都連接相同列的所述位線bl，各所述選擇管103的源極都連接到源線sl，由于存儲(chǔ)陣列由多行和多列，故第一字線和第二字線也分別有多行，每一行都分別包括一根第一字線wls和一個(gè)第二字線wl，圖1中在wls后加[x]以及在wl后加[x]表示x-1行對(duì)應(yīng)的wls或wl，x是整數(shù)，圖1中顯示了兩行，對(duì)應(yīng)的x分別為0和1。同理，存儲(chǔ)陣列的每一列都包括一根位線bl，圖1中顯示了兩根位線bl，且在bl后加[even]表示偶數(shù)列對(duì)應(yīng)的位線，加[odd]表示奇數(shù)列對(duì)應(yīng)的位線。電壓vpos、vbl和vneg在建立過程中，不僅會(huì)對(duì)存儲(chǔ)單元的寄生電容的充電，也存在一些管子的漏電(leakage)，例如塊模式(bulk)下的編程(prg)模式下,存儲(chǔ)單元的管子的漏電與cell本身需要的電荷充電會(huì)引起的電壓vneg的較大的負(fù)載電流即大電流，而當(dāng)大電流維持在遠(yuǎn)大電荷泵能力的極限之外時(shí)，則電荷泵可能存在建立時(shí)間過長(zhǎng)或者建立失敗的風(fēng)險(xiǎn)。現(xiàn)以一個(gè)具體實(shí)例說明一下電荷泵的負(fù)載電流，參考如下表一所示，在flashbulkprg模式下的電壓取值為：所有的第二字線wl電壓都為負(fù)壓vneg，如負(fù)壓vneg取-4.3v。所有的第一字線wls電壓都為正高壓vpos，如正高壓vpos取7.2v。各存儲(chǔ)管102和選擇管103的襯底連接的電壓即襯底電壓vbpw為負(fù)壓vneg。定義編程寫入1，位線bl[0]的電壓為負(fù)壓vneg，這里偶數(shù)even表示0，表示第0列加負(fù)壓vneg后會(huì)寫入1。定義編程寫入0，位線bl[1]的電壓為正壓vbl，如正壓vbl取1.2v，這里偶數(shù)odd表示1，表示第1列加正壓vbl后會(huì)寫入0。源線sl浮置(float)。表一wl[x]wls[x]bl[even]bl[odd]vbpwslbulkprgvnegvposvnegvblvnegfloat由圖1可以看出，源線sl是由多位存儲(chǔ)單元共用的結(jié)構(gòu)即commonsource，故存在漏電，漏電即為圖1中所示的漏電ics，產(chǎn)生ics的原因?yàn)槲痪€bl之間存在vbl+|vneg|的電壓差，由該電壓差產(chǎn)生漏電ics。由于vbl+|vneg|的電壓差較大，故漏電ics也較大。這啟動(dòng)過程中，正高壓vpos對(duì)應(yīng)的電流為ivpos，方向?yàn)榱飨虼鎯?chǔ)陣列；高壓vbl對(duì)應(yīng)的電流為ivbl，方向?yàn)榱飨虼鎯?chǔ)陣列；負(fù)壓vneg對(duì)應(yīng)的電流為ivneg，方向?yàn)榱鞒龃鎯?chǔ)陣列，最后ivneg為ivpos和ivbl的和，ics也會(huì)屬于ivbl的一部分并會(huì)通過ivneg流出，故最后ivneg會(huì)比較大，也即在啟動(dòng)階段負(fù)壓vnge的負(fù)載較大，電荷泵可能存在建立時(shí)間過長(zhǎng)或者建立失敗的風(fēng)險(xiǎn)。在上述flashbulkprg模式下，電壓vpos、vneg和vbl會(huì)在電荷泵的使能信號(hào)有效時(shí)都就開始工作即電壓vpos、vneg和vbl會(huì)同時(shí)開始啟動(dòng)，而由于vbl與vneg之間存在commonsource產(chǎn)生的較大的漏電ics，所以存在負(fù)壓vneg負(fù)載過大，啟動(dòng)時(shí)的建立時(shí)間過長(zhǎng)如500μs以上的缺陷；同時(shí)，因編程時(shí)間(prgtime)固定，因建立時(shí)間過長(zhǎng)，會(huì)使得有效的prgtime變短，影響prg效果。嚴(yán)重的情況，會(huì)導(dǎo)致負(fù)壓vneg電壓到不了目標(biāo)的電位，負(fù)壓vneg不滿足設(shè)計(jì)的要求范圍(spec)。技術(shù)實(shí)現(xiàn)要素：本發(fā)明所要解決的技術(shù)問題是提供一種非易失性存儲(chǔ)器的電荷泵電路，能減少負(fù)壓在啟動(dòng)階段的負(fù)載。為解決上述技術(shù)問題，本發(fā)明提供的非易失性存儲(chǔ)器的電荷泵電路同時(shí)包括正壓電荷泵和負(fù)壓電荷泵。所述正壓電荷泵提供第一正電壓和第二正電壓，所述負(fù)壓電荷泵提供第三負(fù)電壓；所述第一正電壓大于所述第二正電壓；所述第一正電壓、所述第二正電壓和所述第三負(fù)電壓都提供給非易失性存儲(chǔ)器的存儲(chǔ)陣列；所述存儲(chǔ)陣列的存儲(chǔ)單元的存儲(chǔ)管的寫1的編程電壓由所述第一正電壓和所述第三負(fù)電壓的差確定，所述第一正電壓加于對(duì)應(yīng)的所述存儲(chǔ)管的柵極，所述第三負(fù)電壓加于對(duì)應(yīng)的所述存儲(chǔ)管的位線；所述存儲(chǔ)管的寫0的編程電壓由所述第一正電壓和所述第二正電壓的差確定，所述第一正電壓加于對(duì)應(yīng)的所述存儲(chǔ)管的柵極，所述第二正電壓加于對(duì)應(yīng)的所述存儲(chǔ)管的位線。所述負(fù)壓電荷泵中包括一個(gè)負(fù)壓建立完成信號(hào)產(chǎn)生電路，在所述非易失性存儲(chǔ)器的啟動(dòng)時(shí)，所述第三負(fù)電壓開始啟動(dòng)，當(dāng)所述第三負(fù)電壓達(dá)到目標(biāo)值時(shí)，所述負(fù)壓建立完成信號(hào)產(chǎn)生電路輸出的負(fù)壓建立完成信號(hào)有效。所述正壓電荷泵中包括第二正電壓建立控制電路，在所述非易失性存儲(chǔ)器的啟動(dòng)時(shí)，所述第一正電壓開始啟動(dòng)并啟動(dòng)到目標(biāo)值，所述第二正電壓建立控制電路輸入所述負(fù)壓建立完成信號(hào)，在所述負(fù)壓建立完成信號(hào)有效之前，所述第二正電壓保持為0v；在所述負(fù)壓建立完成信號(hào)有效后，所述第二正電壓開始啟動(dòng)并啟動(dòng)到目標(biāo)值，通過將所述第二正電壓的啟動(dòng)時(shí)序放置在所述第三負(fù)電壓建立完成之后來減少所述第三負(fù)電壓在啟動(dòng)階段的負(fù)載。進(jìn)一步的改進(jìn)是，所述負(fù)壓建立完成信號(hào)產(chǎn)生電路包括一電壓比較電路，所述電壓比較電路比較第一比較電壓和第二參考電壓，所述第一比較電壓和所述第三負(fù)電壓實(shí)時(shí)成比例且比例值為第一值，所述第二參考電壓和所述第三負(fù)電壓的目標(biāo)值成比例且比例值也為第一值，當(dāng)所述第三負(fù)電壓達(dá)到目標(biāo)值時(shí)，所述電壓比較電路的輸出端輸出的所述負(fù)壓建立完成信號(hào)由無效切換為有效。進(jìn)一步的改進(jìn)是，所述電壓比較電路包括第一nmos管和第一pmos管，所述第一nmos管的柵極連接所述第一比較電壓，所述第一nmos管的源極接地，所述第一pmos管的柵極連接所述第二參考電壓，所述第一pmos管的源極連接電源電壓，所述第一nmos管的漏極和所述第一pmos管的漏極相連接并在連接點(diǎn)輸出所述負(fù)壓建立完成信號(hào)。進(jìn)一步的改進(jìn)是，所述負(fù)壓建立完成信號(hào)產(chǎn)生電路還包括一第一反相器、第二pmos管和第三pmos管。所述第一反相器的輸入端連接所述負(fù)壓建立完成信號(hào)，所述第一反相器的輸出端輸出所述負(fù)壓建立完成信號(hào)的反相信號(hào)。所述第二pmos管的源極連接電源電壓，所述第二pmos管的柵極連接所述第一pmos管的柵極。所述第三pmos管的源極連接所述第二pmos管的漏極，所述第三pmos管的漏極連接所述負(fù)壓建立完成信號(hào)，所述第三pmos管的柵極連接所述負(fù)壓建立完成信號(hào)的反相信號(hào)。進(jìn)一步的改進(jìn)是，所述負(fù)壓建立完成信號(hào)為1時(shí)為有效信號(hào)，0時(shí)為無效信號(hào)。進(jìn)一步的改進(jìn)是，所述第二正電壓建立控制電路包括第二nmos管，所述第二nmos管連接形成電壓跟隨器，所述第二nmos管的柵極連接所述正壓電荷泵產(chǎn)生的第二正電壓的輸入信號(hào)，所述第二nmos管的源極輸出所述第二正電壓，所述第二nmos管的源極和地之間包括由并聯(lián)的第一電流路徑和第二電流路徑，在所述第二nmos管的漏極和電源電壓之間連接有第三電流路徑。在所述負(fù)壓建立完成信號(hào)無效時(shí)，所述第二電流路徑和所述第三電流路徑都斷開，所述第一電流路徑導(dǎo)通使所述第二正電壓為0v。當(dāng)所述負(fù)壓建立完成信號(hào)有效時(shí)，所述第一電流路徑斷開，所述第二電流路徑和所述第三電流路徑都導(dǎo)通，所述第二正電壓跟隨所述正壓電荷泵產(chǎn)生的第二正電壓的輸入信號(hào)變化并啟動(dòng)到目標(biāo)值。進(jìn)一步的改進(jìn)是，所述第二正電壓建立控制電路還包括第三nmos管，所述第三nmos管連接形成電壓跟隨器，所述第三nmos管的柵極連接所述正壓電荷泵產(chǎn)生的第二正電壓的輸入信號(hào)，所述第三nmos管的源極輸出所述第二正電壓，所述第三nmos管的源極連接所述第二nmos管的源極，在所述第三nmos管的漏極和電源電壓之間連接有第四電流路徑。在所述非易失性存儲(chǔ)器為塊模式且所述負(fù)壓建立完成信號(hào)有效時(shí)，所述第四電流路徑導(dǎo)通；在所述非易失性存儲(chǔ)器為非塊模式時(shí)，所述第四電流路徑斷開。進(jìn)一步的改進(jìn)是，在所述非易失性存儲(chǔ)器為編程模式且所述負(fù)壓建立完成信號(hào)無效時(shí)，所述第二電流路徑和所述第三電流路徑都斷開，所述第一電流路徑導(dǎo)通使所述第二正電壓為0v；在所述非易失性存儲(chǔ)器為編程模式且所述負(fù)壓建立完成信號(hào)有效時(shí)，所述第一電流路徑斷開，所述第二電流路徑和所述第三電流路徑都導(dǎo)通，所述第二正電壓跟隨所述正壓電荷泵產(chǎn)生的第二正電壓的輸入信號(hào)變化并啟動(dòng)到目標(biāo)值。在所述非易失性存儲(chǔ)器為非編程模式時(shí)，所述第二電流路徑、所述第三電流路徑和所述第四電流路徑都斷開，所述第一電流路徑導(dǎo)通使所述第二正電壓為0v。進(jìn)一步的改進(jìn)是，當(dāng)編程信號(hào)為1時(shí)所述非易失性存儲(chǔ)器為編程模式，當(dāng)所述編程信號(hào)為0時(shí)所述非易失性存儲(chǔ)器為非編程模式。當(dāng)塊信號(hào)為1時(shí)所述非易失性存儲(chǔ)器為塊模式，當(dāng)所述塊信號(hào)為0時(shí)所述非易失性存儲(chǔ)器為非塊模式。所述負(fù)壓建立完成信號(hào)為1時(shí)為有效信號(hào)，0時(shí)為無效信號(hào)。。進(jìn)一步的改進(jìn)是，所述第二正電壓建立控制電路包括控制信號(hào)產(chǎn)生電路，所述控制信號(hào)產(chǎn)生電路包括：第一與非門，所述第一與非門的第一輸入端連接所述負(fù)壓建立完成信號(hào)，所述第一與非門的第二輸入端連接所述編程信號(hào)。第二反相器，所述第二反相器的輸入端連接所述第一與非門的輸出端。第二與非門，所述第二與非門的第一輸入端連接所述塊信號(hào)，所述第二與非門的第二輸入端連接所述第二反相器的輸出端；所述第二與非門的輸出端輸出第一控制信號(hào)。第三反相器，所述第三反相器的輸入端連接所述第二反相器的輸出端，所述第三反相器的輸出端輸出第二控制信號(hào)。所述第一控制信號(hào)控制所述第四電流路徑的導(dǎo)通和斷開，所述第二控制信號(hào)同時(shí)控制所述第一電流路徑、所述第二電流路徑和所述第三電流路徑的導(dǎo)通和斷開。進(jìn)一步的改進(jìn)是，所述第一電流路徑包括第四nmos管，所述第四nmos管的源極接地，所述第四nmos管的漏極連接所述第二nmos管的源極，所述第四nmos管的柵極連接所述第二控制信號(hào)。所述第二電流路徑包括第五nmos管且所述第二電流路徑為由第六nmos管和第四pmos管組成的第五電流路徑的鏡像電流；所述第五nmos管的源極接地，所述第五nmos管的漏極連接所述第二nmos管的源極；所述第五nmos管的柵極連接所述第六nmos管的柵極和漏極以及所述第四pmos管的漏極，所述第六nmos管的源極接地，所述第四pmos管的源極連接偏置電流源，所述第四pmos管的柵極連接所述第二控制信號(hào)；所述第五電流路徑的電流大小為所述偏置電流源的大小，所述第二電流路徑的導(dǎo)通電流大小和所述第五電流路徑的導(dǎo)通電流大小成比例。所述第三電流路徑包括第五pmos管，所述第五pmos管的源極連接電源電壓，所述第五pmos管的漏極連接所述第二nmos管的漏極，所述第五pmos管的柵極連接所述第二控制信號(hào)。所述第四電流路徑包括第六pmos管，所述第六pmos管的源極連接電源電壓，所述第六pmos管的漏極連接所述第三nmos管的漏極，所述第六pmos管的柵極連接所述第一控制信號(hào)，所述第四電流路徑的導(dǎo)通電流大小和所述第三電流路徑的導(dǎo)通電流大小成比例。進(jìn)一步的改進(jìn)是，所述第二電流路徑的導(dǎo)通電流和所述第五電流路徑的導(dǎo)通電流的比例值通過所述第五nmos管的溝道寬長(zhǎng)比和所述第六nmos管的溝道寬長(zhǎng)比的比值確定。所述第四電流路徑的導(dǎo)通電流和所述第三電流路徑的導(dǎo)通電流的比例值通過所述第六pmos管的溝道寬長(zhǎng)比和所述第五pmos管的溝道寬長(zhǎng)比的比值確定。進(jìn)一步的改進(jìn)是，所述存儲(chǔ)陣列的存儲(chǔ)單元包括所述存儲(chǔ)管和選擇管，同一所述存儲(chǔ)單元的所述存儲(chǔ)管的源極連接所述選擇管的漏極，同一行的各所述存儲(chǔ)管的柵極都連接相同行的第一字線，同一行的各所述選擇管的柵極都連接相同行的第二字線，同一列的各所述存儲(chǔ)管的漏極都連接相同列的所述位線，各所述選擇管的源極都連接到源線。本發(fā)明通過將電荷泵分成正壓電荷泵和負(fù)壓電荷泵，同時(shí)在負(fù)壓電荷泵中設(shè)置負(fù)壓建立完成信號(hào)產(chǎn)生電路以及在正壓電荷泵中設(shè)置第二正電壓建立控制電路，能夠?qū)崿F(xiàn)在第三負(fù)電壓建立完成之后長(zhǎng)開始進(jìn)行第二正電壓的啟動(dòng)，這樣第二正電壓能夠在第三負(fù)電壓的啟動(dòng)過程中都保持為零，從而能使由于源極共用產(chǎn)生的漏電減少，從而能夠減少第三負(fù)電壓在啟動(dòng)階段的負(fù)載，從而能消除電荷泵可能存在建立時(shí)間過長(zhǎng)或者建立失敗的風(fēng)險(xiǎn)，從而能保證良好的編程效果以及保證第三負(fù)電壓能達(dá)到目標(biāo)值。附圖說明下面結(jié)合附圖和具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明：圖1是現(xiàn)有非易失性存儲(chǔ)器的電壓示意圖；圖2是本發(fā)明實(shí)施例非易失性存儲(chǔ)器的電荷泵電路框圖；圖3是本發(fā)明實(shí)施例中電荷泵電路啟動(dòng)時(shí)序圖；圖4是本發(fā)明實(shí)施例中的負(fù)壓建立完成信號(hào)產(chǎn)生電路圖；圖5是本發(fā)明實(shí)施例中的第二正電壓建立控制電路圖；圖6是本發(fā)明實(shí)施例中的第二正電壓建立控制電路的控制信號(hào)產(chǎn)生電路。具體實(shí)施方式如圖2所示，是本發(fā)明實(shí)施例非易失性存儲(chǔ)器的電荷泵電路框圖；本發(fā)明實(shí)施例非易失性存儲(chǔ)器的電荷泵電路同時(shí)包括正壓電荷泵104和負(fù)壓電荷泵105，正壓電荷泵104在圖2中也用vpospump表示，負(fù)壓電荷泵105在圖2中也用vnegpump表示。所述正壓電荷泵104提供第一正電壓vpos和第二正電壓vbl，所述負(fù)壓電荷泵105提供第三負(fù)電壓vneg；所述第一正電壓vpos大于所述第二正電壓vbl；所述第一正電壓vpos、所述第二正電壓vbl和所述第三負(fù)電壓vneg都提供給非易失性存儲(chǔ)器的存儲(chǔ)陣列；所述存儲(chǔ)陣列的存儲(chǔ)單元的存儲(chǔ)管101的寫1的編程電壓由所述第一正電壓vpos和所述第三負(fù)電壓vneg的差確定，所述第一正電壓vpos加于對(duì)應(yīng)的所述存儲(chǔ)管101的柵極，所述第三負(fù)電壓vneg加于對(duì)應(yīng)的所述存儲(chǔ)管101的位線bl；所述存儲(chǔ)管101的寫0的編程電壓由所述第一正電壓vpos和所述第二正電壓vbl的差確定，所述第一正電壓vpos加于對(duì)應(yīng)的所述存儲(chǔ)管101的柵極，所述第二正電壓vbl加于對(duì)應(yīng)的所述存儲(chǔ)管101的位線bl。所述負(fù)壓電荷泵105中包括一個(gè)負(fù)壓建立完成信號(hào)產(chǎn)生電路，在所述非易失性存儲(chǔ)器的啟動(dòng)時(shí)，所述第三負(fù)電壓vneg開始啟動(dòng)，當(dāng)所述第三負(fù)電壓vneg達(dá)到目標(biāo)值時(shí)，所述負(fù)壓建立完成信號(hào)產(chǎn)生電路輸出的負(fù)壓建立完成信號(hào)pump_good有效。所述正壓電荷泵104中包括第二正電壓建立控制電路，在所述非易失性存儲(chǔ)器的啟動(dòng)時(shí)，所述第一正電壓vpos開始啟動(dòng)并啟動(dòng)到目標(biāo)值，所述第二正電壓建立控制電路的輸入信號(hào)prg2_vbl為所述負(fù)壓建立完成信號(hào)pump_good，在所述負(fù)壓建立完成信號(hào)pump_good有效之前，所述第二正電壓vbl保持為0v；在所述負(fù)壓建立完成信號(hào)pump_good有效后，所述第二正電壓vbl開始啟動(dòng)并啟動(dòng)到目標(biāo)值，通過將所述第二正電壓vbl的啟動(dòng)時(shí)序放置在所述第三負(fù)電壓vneg建立完成之后來減少所述第三負(fù)電壓vneg在啟動(dòng)階段的負(fù)載。如圖3所示，是本發(fā)明實(shí)施例中電荷泵電路啟動(dòng)時(shí)序圖，兩根豎直的虛線之間的時(shí)間為啟動(dòng)時(shí)間trise，可以看出，vpos從1.5v啟動(dòng)到7.2v，vneg從0v啟動(dòng)到-4.5v，vneg達(dá)到-4.5v之后pump_good由0v切換為1.5v，這時(shí)，vbl開始從0v啟動(dòng)到1.2v。如圖4所示，是本發(fā)明實(shí)施例中的負(fù)壓建立完成信號(hào)產(chǎn)生電路圖，本發(fā)明實(shí)施例中，所述負(fù)壓建立完成信號(hào)產(chǎn)生電路包括一電壓比較電路，所述電壓比較電路比較第一比較電壓v101和第二參考電壓v102，所述第一比較電壓v101和所述第三負(fù)電壓vneg實(shí)時(shí)成比例且比例值為第一值，所述第二參考電壓v102和所述第三負(fù)電壓vneg的目標(biāo)值成比例且比例值也為第一值，當(dāng)所述第三負(fù)電壓vneg達(dá)到目標(biāo)值時(shí)，所述電壓比較電路的輸出端輸出的所述負(fù)壓建立完成信號(hào)pump_good由無效切換為有效。所述電壓比較電路包括第一nmos管mn1和第一pmos管mp1，所述第一nmos管mn1的柵極連接所述第一比較電壓v101，所述第一nmos管mn1的源極接地，所述第一pmos管mp1的柵極連接所述第二參考電壓v102，所述第一pmos管mp1的源極連接電源電壓vdd，所述第一nmos管mn1的漏極和所述第一pmos管mp1的漏極相連接并在連接點(diǎn)輸出所述負(fù)壓建立完成信號(hào)pump_good。所述負(fù)壓建立完成信號(hào)產(chǎn)生電路還包括一第一反相器106、第二pmos管mp2和第三pmos管mp3。所述第一反相器106的輸入端連接所述負(fù)壓建立完成信號(hào)pump_good，所述第一反相器106的輸出端輸出所述負(fù)壓建立完成信號(hào)pump_good的反相信號(hào)。所述第二pmos管mp2的源極連接電源電壓vdd，所述第二pmos管mp2的柵極連接所述第一pmos管mp1的柵極。所述第三pmos管mp3的源極連接所述第二pmos管mp2的漏極，所述第三pmos管mp3的漏極連接所述負(fù)壓建立完成信號(hào)pump_good，所述第三pmos管mp3的柵極連接所述負(fù)壓建立完成信號(hào)pump_good的反相信號(hào)。本發(fā)明實(shí)施例中，所述負(fù)壓建立完成信號(hào)pump_good為1時(shí)為有效信號(hào)，0時(shí)為無效信號(hào)。如圖5所示，是本發(fā)明實(shí)施例中的第二正電壓建立控制電路圖；所述第二正電壓建立控制電路包括第二nmos管mn2，所述第二nmos管mn2連接形成電壓跟隨器，所述第二nmos管mn2的柵極連接所述正壓電荷泵104產(chǎn)生的第二正電壓vbl的輸入信號(hào)vblin，所述第二nmos管mn2的源極輸出所述第二正電壓vbl，所述第二nmos管mn2的源極和地之間包括由并聯(lián)的第一電流路徑和第二電流路徑，在所述第二nmos管mn2的漏極和電源電壓vdd之間連接有第三電流路徑。在所述負(fù)壓建立完成信號(hào)pump_good無效時(shí)，所述第二電流路徑和所述第三電流路徑都斷開，所述第一電流路徑導(dǎo)通使所述第二正電壓vbl為0v。當(dāng)所述負(fù)壓建立完成信號(hào)pump_good有效時(shí)，所述第一電流路徑斷開，所述第二電流路徑和所述第三電流路徑都導(dǎo)通，所述第二正電壓vbl跟隨所述正壓電荷泵104產(chǎn)生的第二正電壓vbl的輸入信號(hào)vblin變化并啟動(dòng)到目標(biāo)值。所述第二正電壓建立控制電路還包括第三nmos管mn3，所述第三nmos管mn3連接形成電壓跟隨器，所述第三nmos管mn3的柵極連接所述正壓電荷泵104產(chǎn)生的第二正電壓vbl的輸入信號(hào)vblin，所述第三nmos管mn3的源極輸出所述第二正電壓vbl，所述第三nmos管mn3的源極連接所述第二nmos管mn2的源極，在所述第三nmos管mn3的漏極和電源電壓vdd之間連接有第四電流路徑。在所述非易失性存儲(chǔ)器為塊模式且所述負(fù)壓建立完成信號(hào)pump_good有效時(shí)，所述第四電流路徑導(dǎo)通；在所述非易失性存儲(chǔ)器為非塊模式時(shí)，所述第四電流路徑斷開。在所述非易失性存儲(chǔ)器為編程模式且所述負(fù)壓建立完成信號(hào)pump_good無效時(shí)，所述第二電流路徑和所述第三電流路徑都斷開，所述第一電流路徑導(dǎo)通使所述第二正電壓vbl為0v；在所述非易失性存儲(chǔ)器為編程模式且所述負(fù)壓建立完成信號(hào)pump_good有效時(shí)，所述第一電流路徑斷開，所述第二電流路徑和所述第三電流路徑都導(dǎo)通，所述第二正電壓vbl跟隨所述正壓電荷泵104產(chǎn)生的第二正電壓vbl的輸入信號(hào)vblin變化并啟動(dòng)到目標(biāo)值。在所述非易失性存儲(chǔ)器為非編程模式時(shí)，所述第二電流路徑、所述第三電流路徑和所述第四電流路徑都斷開，所述第一電流路徑導(dǎo)通使所述第二正電壓vbl為0v。當(dāng)編程信號(hào)prg2為1時(shí)所述非易失性存儲(chǔ)器為編程模式，當(dāng)所述編程信號(hào)prg2為0時(shí)所述非易失性存儲(chǔ)器為非編程模式。當(dāng)塊信號(hào)bulk為1時(shí)所述非易失性存儲(chǔ)器為塊模式，當(dāng)所述塊信號(hào)bulk為0時(shí)所述非易失性存儲(chǔ)器為非塊模式。所述負(fù)壓建立完成信號(hào)pump_good為1時(shí)為有效信號(hào)，0時(shí)為無效信號(hào)。。所述第二正電壓建立控制電路包括控制信號(hào)產(chǎn)生電路，用于根據(jù)編程模式和塊模式的控制型號(hào)產(chǎn)生相應(yīng)的控制信號(hào)來控制上述第一至四電流路徑的通斷；如圖6所示，是本發(fā)明實(shí)施例中的第二正電壓建立控制電路的控制信號(hào)產(chǎn)生電路所述控制信號(hào)產(chǎn)生電路包括：第一與非門107，所述第一與非門107的第一輸入端連接所述負(fù)壓建立完成信號(hào)pump_good即信號(hào)prg2_vbl，所述第一與非門107的第二輸入端連接所述編程信號(hào)prg2。第二反相器108，所述第二反相器108的輸入端連接所述第一與非門107的輸出端。第二與非門110，所述第二與非門110的第一輸入端連接所述塊信號(hào)bulk，所述第二與非門110的第二輸入端連接所述第二反相器108的輸出端；所述第二反相器108的輸出端輸出的信號(hào)為信號(hào)prg2vbl；所述第二與非門110的輸出端輸出第一控制信號(hào)b_prg2b。第三反相器109，所述第三反相器109的輸入端連接所述第二反相器108的輸出端，所述第三反相器109的輸出端輸出第二控制信號(hào)prg2b。所述第一控制信號(hào)b_prg2b控制所述第四電流路徑的導(dǎo)通和斷開，所述第二控制信號(hào)prg2b同時(shí)控制所述第一電流路徑、所述第二電流路徑和所述第三電流路徑的導(dǎo)通和斷開。較佳為，如圖5所示，所述第一電流路徑包括第四nmos管mn4，所述第四nmos管mn4的源極接地，所述第四nmos管mn4的漏極連接所述第二nmos管mn2的源極，所述第四nmos管mn4的柵極連接所述第二控制信號(hào)prg2b。所述第二電流路徑包括第五nmos管mn5且所述第二電流路徑為由第六nmos管mn6和第四pmos管mp4組成的第五電流路徑的鏡像電流；所述第五nmos管mn5的源極接地，所述第五nmos管mn5的漏極連接所述第二nmos管mn2的源極；所述第五nmos管mn5的柵極連接所述第六nmos管mn6的柵極和漏極以及所述第四pmos管mp4的漏極，所述第六nmos管mn6的源極接地，所述第四pmos管mp4的源極連接偏置電流源ibias，所述第四pmos管mp4的柵極連接所述第二控制信號(hào)prg2b；所述第五電流路徑的電流大小為所述偏置電流源ibias的大小，所述第二電流路徑的導(dǎo)通電流大小和所述第五電流路徑的導(dǎo)通電流大小成比例，如比值為1：3。所述第三電流路徑包括第五pmos管mp5，所述第五pmos管mp5的源極連接電源電壓vdd，所述第五pmos管mp5的漏極連接所述第二nmos管mn2的漏極，所述第五pmos管mp5的柵極連接所述第二控制信號(hào)prg2b。所述第四電流路徑包括第六pmos管mp6，所述第六pmos管mp6的源極連接電源電壓vdd，所述第六pmos管mp6的漏極連接所述第三nmos管mn3的漏極，所述第六pmos管mp6的柵極連接所述第一控制信號(hào)b_prg2b，所述第四電流路徑的導(dǎo)通電流大小和所述第三電流路徑的導(dǎo)通電流大小成比例，如比值為1：5。所述第二電流路徑的導(dǎo)通電流和所述第五電流路徑的導(dǎo)通電流的比例值通過所述第五nmos管mn5的溝道寬長(zhǎng)比和所述第六nmos管mn6的溝道寬長(zhǎng)比的比值確定。所述第四電流路徑的導(dǎo)通電流和所述第三電流路徑的導(dǎo)通電流的比例值通過所述第六pmos管mp6的溝道寬長(zhǎng)比和所述第五pmos管mp5的溝道寬長(zhǎng)比的比值確定。所述存儲(chǔ)陣列的存儲(chǔ)單元包括所述存儲(chǔ)管101和選擇管102，同一所述存儲(chǔ)單元的所述存儲(chǔ)管101的源極連接所述選擇管102的漏極，同一行的各所述存儲(chǔ)管101的柵極都連接相同行的第一字線wls，同一行的各所述選擇管102的柵極都連接相同行的第二字線wl，同一列的各所述存儲(chǔ)管101的漏極都連接相同列的所述位線bl，各所述選擇管102的源極都連接到源線sl。本發(fā)明實(shí)施例中，所述存儲(chǔ)陣列的結(jié)構(gòu)采用和圖1相同的結(jié)構(gòu)。同樣，由于存儲(chǔ)陣列由多行和多列，故第一字線和第二字線也分別有多行，每一行都分別包括一根第一字線wls和一個(gè)第二字線wl，圖1中在wls后加[x]以及在wl后加[x]表示x-1行對(duì)應(yīng)的wls或wl，x是整數(shù)，圖1中顯示了兩行，對(duì)應(yīng)的x分別為0和1。同理，存儲(chǔ)陣列的每一列都包括一根位線bl，圖1中顯示了兩根位線bl，且在bl后加[even]表示偶數(shù)列對(duì)應(yīng)的位線，加[odd]表示奇數(shù)列對(duì)應(yīng)的位線。同樣，以一個(gè)具體實(shí)例說明一下本發(fā)明實(shí)施例中負(fù)壓電荷泵105的負(fù)載電流ineg，同樣參考前面的表一所示，在flashbulkprg模式下的電壓取值為：所有的第二字線wl電壓都為負(fù)壓vneg，如負(fù)壓vneg取-4.3v。所有的第一字線wls電壓都為正高壓vpos，如正高壓vpos取7.2v。各存儲(chǔ)管102和選擇管103的襯底連接的電壓即襯底電壓vbpw為負(fù)壓vneg。定義編程寫入1，位線bl[0]的電壓為負(fù)壓vneg，這里偶數(shù)even表示0，表示第0列加負(fù)壓vneg后會(huì)寫入1。定義編程寫入0，位線bl[1]的電壓為正壓vbl，如正壓vbl取1.2v，這里偶數(shù)odd表示1，表示第1列加正壓vbl后會(huì)寫入0。源線sl浮置(float)。本發(fā)明實(shí)施例對(duì)啟動(dòng)的時(shí)序進(jìn)行優(yōu)化，由vneg模塊即負(fù)壓電荷泵105在vneg建立達(dá)到目標(biāo)電位后產(chǎn)生一個(gè)信號(hào)pump_good，由pump_good信號(hào)來控制電壓vbl的啟動(dòng)。在信號(hào)pump_good為無效時(shí)，vbl＝0；在信號(hào)pump_good有效時(shí)，vbl＝1.2v。這種時(shí)序能降低啟動(dòng)過程中的ineg，具體說明如下：在電壓vneg建立好之前，vbl＝0，ivbl電流比vbl＝1.2v的ivbl小。電壓vpos和vneg啟動(dòng)建立的階段類似對(duì)存儲(chǔ)單元陣列的電容進(jìn)行充電，其中ivneg＝ivpos+ivbl；由于ivbl變小，故ivneg會(huì)變小。在電壓vneg建立好之后，ivpos變小，所以ivneg也會(huì)較之前變小。這樣在電壓vpos、vneg和vbl都建立好之后，ivneg≈ivbl。以上通過具體實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對(duì)本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。當(dāng)前第1頁12