本實(shí)用新型涉及一種開關(guān)電源，尤其涉及一種基于FPGA的高頻數(shù)字開關(guān)電源。

背景技術(shù)：

目前，開關(guān)電源主要包括三類：模擬開關(guān)電源，基于單片機(jī)控制的開關(guān)電源，基于DSP 控制的開關(guān)電源；在電力電子電路中，單片機(jī)主要用于處理數(shù)據(jù)采集及運(yùn)算、調(diào)節(jié)電壓電流、生成PWM信號、監(jiān)控系統(tǒng)狀態(tài)、故障自我診斷等方面，作為整個電路的主控芯片，完成多種綜合功能。單片機(jī)控制器主要由單片機(jī)及外圍A/D、D/A轉(zhuǎn)換器、PWM芯片等組成。其各部分功能為：A/D轉(zhuǎn)換器對電力系統(tǒng)的電壓、電流進(jìn)行采樣，單片機(jī)接收并處理采樣后的信號，在其內(nèi)部對信號加以調(diào)節(jié)，然后將調(diào)節(jié)好的信號經(jīng)過D/A轉(zhuǎn)換器傳入PWM芯片，該芯片負(fù)責(zé)產(chǎn)生PWM波形來控制電力開關(guān)，達(dá)到控制電力轉(zhuǎn)換系統(tǒng)。該類控制器實(shí)現(xiàn)了模擬控制器向數(shù)字控制器的轉(zhuǎn)變，在一定程度上提高了控制精度，也使控制器可以靈活的調(diào)節(jié)。數(shù)字控制的優(yōu)越性使得國際上很多大學(xué)實(shí)驗(yàn)室和科研機(jī)構(gòu)正在積極進(jìn)行真正意義上的數(shù)字控制開關(guān)電源控制的研究，但是由于使用了多個控制芯片，電路比較復(fù)雜，并且經(jīng)過多次信號轉(zhuǎn)換，增加了信號延遲，限制了控制精度和穩(wěn)定性的進(jìn)一步提高。同時單片機(jī)工作頻率較低，這也成為電力系統(tǒng)向高頻、高精度方向發(fā)展的瓶頸。

DSP芯片具有較高的運(yùn)算速度，能產(chǎn)生PWM信號，可以快速、準(zhǔn)確地實(shí)現(xiàn)各種控制，因此大幅度提高了控制器的工作頻率和精度，也實(shí)現(xiàn)了對電力系統(tǒng)設(shè)備靈活有效的控制，提高了設(shè)備的穩(wěn)定性。但是該芯片屬于串行處理機(jī)制，運(yùn)算過程復(fù)雜，速度不快，限制了控制器工作頻率的進(jìn)一步提高。并且該種處理機(jī)制容易出現(xiàn)死機(jī)、程序跑飛等異常情況，可能會導(dǎo)致電力系統(tǒng)出現(xiàn)故障。如需提高處理速度，則需要增加極多的元件。

脈寬調(diào)制(PWM)型DC/DC開關(guān)電源變換器廣泛應(yīng)用于照相機(jī)、攝像機(jī)、PDA、手提電腦等便攜式電子產(chǎn)品中。隨著便攜式產(chǎn)品日益廣泛的應(yīng)用，對開關(guān)電源的體積和穩(wěn)定性提出了更高的要求。PWM型DC/DC變換器有模擬和數(shù)字兩種架構(gòu)。模擬架構(gòu)的產(chǎn)品體積小、功耗低，占市場的主流，但其對噪聲很敏感。而數(shù)字設(shè)計(jì)架構(gòu)可擴(kuò)展性好，穩(wěn)定性高，對外界的噪聲相對不敏感，正好可以彌補(bǔ)模擬架構(gòu)的缺點(diǎn)。從DC/DC變換器的發(fā)展需求看，數(shù)字化控制技術(shù)是必須的。目前數(shù)字架構(gòu)DC/DC的設(shè)計(jì)中，普遍存在PWM信號占空比的分辨率難以提高的缺點(diǎn)。

目前A/D轉(zhuǎn)換芯片有三種類型：逐次逼近A/D轉(zhuǎn)換、雙積分A/D轉(zhuǎn)換和并行A/D轉(zhuǎn)換。逐次逼近A/D轉(zhuǎn)換器完成一次轉(zhuǎn)換所需時間與其位數(shù)和時鐘脈沖頻率有關(guān)，位數(shù)越少，時鐘頻率越高，轉(zhuǎn)換所需時間越短。逐次逼近A/D轉(zhuǎn)換器具有轉(zhuǎn)換速度快、精度高的優(yōu)點(diǎn)。雙積分A/D變換的特點(diǎn)是抗工頻干擾能力強(qiáng)，由于兩次積分是相對比較，對器件的穩(wěn)定性要求不高，容易實(shí)現(xiàn)高精度轉(zhuǎn)換。三位并行A/D轉(zhuǎn)換為例來介紹并行A/D轉(zhuǎn)換器的原理。轉(zhuǎn)換電路由電壓比較器、寄存器和編碼電路三部分組成。用八個電阻將一個參考電壓分成八個等級，其中七個等級的電壓分別作為七個比較器的參考電壓，其數(shù)值分別為/15、3 /15、…、13/15，量化單位X＝2/15。其輸入電壓為v，它的大小決定各比較器的輸出狀態(tài)。然后將這七個比較電平分別接到七個比較器的輸入端作為比較基準(zhǔn)進(jìn)行比較。并行A /D轉(zhuǎn)換具有如下特點(diǎn)：由于轉(zhuǎn)換是并行的，轉(zhuǎn)換速度只受比較器、觸發(fā)器和編碼電路延遲時間的限制，因此是速度最快的轉(zhuǎn)換方法；隨著分辨率的提高，元件數(shù)目會按幾何級數(shù)增加。一個n位的轉(zhuǎn)換器需用多個比較器，八位轉(zhuǎn)換器就需要255個比較器。由于位數(shù)越多，電路越復(fù)雜，因此制成分辨率較高的集成并行A/D轉(zhuǎn)換器是比較困難的；使用這種含有寄存器的并行A/D轉(zhuǎn)換電路時，可以不用附加取樣.保持電路，因?yàn)楸容^器和寄存器兼有取樣.保持功能。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的目的在于：針對上述由于開關(guān)電源DSP芯片采用串行處理機(jī)制而導(dǎo)致元件簡單與占空比的分辨率難以兼顧的問題，本實(shí)用新型提供一種硬件結(jié)構(gòu)簡單和PWM信號占空比的分辨率高兼顧的一種基于FPGA的高頻數(shù)字開關(guān)電源。

本實(shí)用新型采用的技術(shù)方案如下：

一種基于FPGA的高頻數(shù)字開關(guān)電源,包括依次連接的基準(zhǔn)電壓模塊，F(xiàn)PGA控制模塊，驅(qū)動模塊，降壓轉(zhuǎn)換模塊，負(fù)載；FPGA控制模塊包括時鐘控制電路，A/D轉(zhuǎn)換電路，數(shù)字 PI控制電路和DPWM電路；基準(zhǔn)電壓模塊輸出恒定電壓，時鐘控制電路將電壓信號轉(zhuǎn)化成模擬信號輸出到A/D轉(zhuǎn)換電路，數(shù)字PI控制電路和DPWM電路，A/D轉(zhuǎn)換電路將模擬信號與恒定電壓作對比轉(zhuǎn)化和輸出最為接近的數(shù)字信號，數(shù)字PI控制電路根據(jù)參考電壓與基準(zhǔn)電壓通過比較得誤差信號，根據(jù)誤差信號進(jìn)行積分和微分進(jìn)行控制調(diào)節(jié)并輸出，DPWM電路根據(jù)接收到的信號產(chǎn)生波形，通過調(diào)整輸出脈沖的寬度，使輸出信號，驅(qū)動電路根據(jù)DPWM 電路輸出信號按照其控制目標(biāo)的要求，可以使其電源開通或關(guān)斷的信號，降壓轉(zhuǎn)換模塊降低輸入電壓，使電壓與負(fù)載匹配。A/D轉(zhuǎn)換電路采用分級并行轉(zhuǎn)換，A/D轉(zhuǎn)換電路包括依次連接的第一八位轉(zhuǎn)換器，第二并行A/D轉(zhuǎn)換器和第三并行A/D轉(zhuǎn)換。

其中數(shù)字PI控制器和DPWM在FPGA上實(shí)現(xiàn)。主電路輸出電壓反饋，經(jīng)過ADC后得到參考電壓。參考電壓與基準(zhǔn)電壓通過比較得到輸出誤差信號，經(jīng)過PI后送到DPWM，輸出占空比信號控制主電路開關(guān)通斷。當(dāng)輸入信號變化時，DPWM輸出脈沖信號的占空比隨之改變。當(dāng)使用FPGA數(shù)字控制器時，電壓環(huán)的調(diào)節(jié)方式是數(shù)字化的Pl調(diào)節(jié)。對于不同的負(fù)載對象可以修改PI調(diào)節(jié)器參數(shù)來滿足性能指標(biāo)要求。

三位并行A/D轉(zhuǎn)換的輸入與輸出轉(zhuǎn)換關(guān)系對照表參照下表所示。

積分(I)表示了過去積累的信息，它能消除系統(tǒng)的靜差，改善系統(tǒng)靜態(tài)性能；微分(D) 在信號變化時有超前控制作用，表示了將來的信息，在過程開始時，強(qiáng)迫過程加速進(jìn)行，過程結(jié)束時減少超調(diào)，克服振蕩，提高系統(tǒng)的穩(wěn)定性，加速系統(tǒng)的過渡過程。采取分級并行轉(zhuǎn)換的方法；例如8位轉(zhuǎn)換器可以經(jīng)第一級低4位，再將高4位進(jìn)行并行A/D轉(zhuǎn)換，得到模擬量，將輸入電壓與模擬電壓相減，得到的差再進(jìn)行并行A/D轉(zhuǎn)換，得到低4位輸出。這種方法在速度上作了一點(diǎn)犧牲，但大大減少了元件數(shù)目，而PWM信號占空比的分辨率又較高；解決了提高分辨率和增加元件數(shù)的矛盾。

具體地，數(shù)字PI控制電路采用壓環(huán)的調(diào)節(jié)方式。

具體地，時鐘控制電路包括用于實(shí)現(xiàn)倍頻和分頻的內(nèi)嵌入式鎖相環(huán)PLL。

選擇輸入的系統(tǒng)時鐘頻率為50MHz，通過PLL分頻后就可以得到DPWM模塊的計(jì)數(shù)時鐘 fclk，A/D的觸發(fā)時鐘，控制外部的A/D轉(zhuǎn)換器。時鐘控制框圖時鐘控制電路包括AD時鐘控制、數(shù)字PI時鐘控制和DPWM時鐘控制3個模塊，它們在同步時鐘的協(xié)同下工作，實(shí)現(xiàn)不關(guān)電源的數(shù)字化控制FPGA片內(nèi)嵌入式鎖相環(huán)PLL可以與輸入的時鐘信號同步，并可以作為參考信號實(shí)現(xiàn)鎖相，從而輸出一到多個同步倍頻或分頻的片內(nèi)時鐘，以供邏輯系統(tǒng)應(yīng)用。與直接來自外部的時鐘相比，這種片內(nèi)時鐘可以減少時鐘延時和時鐘變形，減少片內(nèi)干擾；還可以改善時鐘的建立和保持時間。鎖相環(huán)能對輸入的參考時鐘相對于某一輸出時鐘同步獨(dú)立乘以或除以一個因子，并提供任意的相移和輸出信號占空比。

具體地，DPWM電路采用模塊化，包括選擇器，比較器、計(jì)數(shù)器、死區(qū)發(fā)生器。PWM是把幅度值轉(zhuǎn)化為時間值，掙制主電路的開關(guān)通斷。主電路的工作頻率不變，輸出電壓的反饋信號作用到控制電路，調(diào)制PWM波形，通過調(diào)整輸出脈沖的寬度，使輸出電壓穩(wěn)定。在PWM開關(guān)電源中，PWM波形的產(chǎn)生及其準(zhǔn)確調(diào)制至關(guān)重要。數(shù)字PWM的分辨率直接關(guān)系到輸出電壓的穩(wěn)態(tài)精度。DDS(數(shù)字信號處理)技術(shù)建立在采樣定理基礎(chǔ)上，根據(jù)相幅轉(zhuǎn)換方式的不同，分為查詢表法和計(jì)算法。查詢表法中存儲有不同相位對應(yīng)的幅度值，通過相位累加器輸出的相位值尋址，輸出對應(yīng)的幅度序列，實(shí)現(xiàn)相幅轉(zhuǎn)換。計(jì)算法是通過計(jì)算相位累加器輸出的相位值得到對應(yīng)的幅度值，實(shí)現(xiàn)相幅轉(zhuǎn)換?；诓樵儽矸ǖ碾娐吩O(shè)計(jì)十分常用，電路一般由相位累加器、移相累加器、波形表存儲器組成。其工作原理是由相位累加器完成相位地址的累加，累加的一方是相位每次變化的長度，另一方是累加器上～次輸出結(jié)果的反饋值。相位累加器的輸出一方面反饋到輸入端作為下一次累計(jì)的一個輸入，另一方面根據(jù)需要進(jìn)行合理的截?cái)?，將截?cái)嗪蟮牡刂匪腿胍葡嗬奂悠?。移相累加器的主要是根?jù)需要改變波形的初始相位，累加的一方是改變初始相位的數(shù)據(jù)，另一方是相位累加器截?cái)嗪蟮妮敵?。移相累加器的輸出作為地址尋址ROM波形表存儲器，查詢并輸出對應(yīng)的波形幅值數(shù)據(jù)。DDS結(jié)構(gòu)框圖參照附圖3所示。

DPWM模塊的設(shè)計(jì)包含了5個主要的邏輯塊和相關(guān)的外圍電路。實(shí)現(xiàn)8位的精度，DPWM 讀取8位PI碼d[7:0]作為控制信號，然后根據(jù)相應(yīng)的PI碼輸出相應(yīng)的占空比。

d[7:0]的輸入范圍是00000000～11111111，將其轉(zhuǎn)化為十進(jìn)制數(shù)，當(dāng)d為n時，輸出的占空比為(n+1)/256，DPWM在開關(guān)頻率f_s＝1MHZ下工作，采用3位計(jì)數(shù)器和5位選擇器 (n_c＝3，n_d＝5)，晶振頻率為f_{syn_clk}＝8MHZ作為系統(tǒng)的同步時鐘頻率。DPWM讀取8位PI碼d[7:0]作為控制信號，根據(jù)PI碼輸出相應(yīng)的占空比信號。一個開關(guān)周期開始時RS置位，DPWM輸出高電平。時鐘信號經(jīng)過脈沖序列發(fā)生器產(chǎn)生個脈沖信號，脈沖信號的頻率為在一個PWM輸出周期內(nèi)有2⁸＝256個塊。輸入的八位占空比信號d[7:0]，分成兩支，其中d[4:0]，即n_d＝5位進(jìn)入多路選擇器。設(shè)計(jì)中為了消除信號間的競爭和毛刺，多路選擇器采用個延遲環(huán)。延遲環(huán)輸出信號作為計(jì)數(shù)器和與門的輸入，高3位信號d[7:5]送入3位比較器a的輸入端，n_c位計(jì)數(shù)器得到cnt[2:0]與高位部分進(jìn)行比較，若相等輸出為‘1’，不相等輸出為‘0’，用于控制R-S觸發(fā)器的Reset 端，cnt與‘0’相比較，相等輸出為‘l’，不相等輸出為‘0’控制Set端。當(dāng)計(jì)數(shù)器輸出 cnt與n_d高位部分相等，根據(jù)n_c代表的十進(jìn)制數(shù)所選擇的脈沖信號出現(xiàn)高電平，RS觸發(fā)器復(fù)位，PWM輸出為低電平，實(shí)現(xiàn)脈寬調(diào)制。

綜上所述，由于采用了上述技術(shù)方案，本實(shí)用新型的有益效果是：

1.積分(I)表示了過去積累的信息，它能消除系統(tǒng)的靜差，改善系統(tǒng)靜態(tài)性能；微分 (D)在信號變化時有超前控制作用，表示了將來的信息，在過程開始時，強(qiáng)迫過程加速進(jìn)行，過程結(jié)束時減少超調(diào)，克服振蕩，提高系統(tǒng)的穩(wěn)定性，加速系統(tǒng)的過渡過程。采取分級并行轉(zhuǎn)換的方法；例如8位轉(zhuǎn)換器可以經(jīng)第一級低4位，再將高4位進(jìn)行并行A/D轉(zhuǎn)換，得到模擬量，將輸入電壓與模擬電壓相減，得到的差再進(jìn)行并行A/D轉(zhuǎn)換，得到低4位輸出。這種方法不但大大減少了元件數(shù)目，而PWM信號占空比的分辨率又較高；解決了提高分辨率和增加元件數(shù)的矛盾。

2.時鐘控制框圖時鐘控制電路包括AD時鐘控制、數(shù)字PI時鐘控制和DPWM時鐘控制3 個模塊，它們在同步時鐘的協(xié)同下工作，實(shí)現(xiàn)不關(guān)電源的數(shù)字化控制FPGA片內(nèi)嵌入式鎖相環(huán)PLL可以與輸入的時鐘信號同步，并可以作為參考信號實(shí)現(xiàn)鎖相，從而輸出一到多個同步倍頻或分頻的片內(nèi)時鐘，以供邏輯系統(tǒng)應(yīng)用。與直接來自外部的時鐘相比，這種片內(nèi)時鐘可以減少時鐘延時和時鐘變形，減少片內(nèi)干擾；還可以改善時鐘的建立和保持時間。鎖相環(huán)能對輸入的參考時鐘相對于某一輸出時鐘同步獨(dú)立乘以或除以一個因子，并提供任意的相移和輸出信號占空比。

3.采用DDS,降低成本、減少功耗、提高PWM的占空比高分辨率和快速轉(zhuǎn)換時間優(yōu)點(diǎn)。

附圖說明

圖1是本實(shí)用新型高頻數(shù)字開關(guān)電源的結(jié)構(gòu)圖；

圖2是FPGA控制的結(jié)構(gòu)圖；

圖3是DDS結(jié)構(gòu)框圖；

圖中標(biāo)記：1-基準(zhǔn)電壓模塊；2-FPGA控制模塊；3-驅(qū)動模塊；4-降壓轉(zhuǎn)換模塊；5-負(fù)載；6-DPWM電路；7-數(shù)字PI控制電路；8-A/D轉(zhuǎn)換電路，9-時鐘控制電路。

具體實(shí)施方式

本說明書中公開的所有特征，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。

下面結(jié)合圖1、圖2、圖3對本申請作詳細(xì)說明。

實(shí)施例1

一種基于FPGA的高頻數(shù)字開關(guān)電源,包括依次連接的基準(zhǔn)電壓模塊1，F(xiàn)PGA控制模塊2，驅(qū)動模塊3，降壓轉(zhuǎn)換模塊4，負(fù)載5；FPGA控制模塊包括時鐘控制電路9，A/D轉(zhuǎn)換電路 8，數(shù)字PI控制電路7和DPWM電路6；基準(zhǔn)電壓模塊1輸出恒定電壓，時鐘控制電路9將電壓信號轉(zhuǎn)化成模擬信號輸出到A/D轉(zhuǎn)換電路8，數(shù)字PI控制電路7和DPWM電路6，A/D 轉(zhuǎn)換電路8將模擬信號與恒定電壓作對比轉(zhuǎn)化和輸出最為接近的數(shù)字信號，數(shù)字PI控制電路7根據(jù)參考電壓與基準(zhǔn)電壓通過比較得誤差信號，根據(jù)誤差信號進(jìn)行積分和微分進(jìn)行控制調(diào)節(jié)并輸出，DPWM電路6根據(jù)接收到的信號產(chǎn)生波形，通過調(diào)整輸出脈沖的寬度，使輸出信號，驅(qū)動模塊3根據(jù)DPWM電路6輸出信號按照其控制目標(biāo)的要求，可以使其電源開通或關(guān)斷的信號，降壓轉(zhuǎn)換模塊4降低輸入電壓，使電壓與負(fù)載匹配；A/D轉(zhuǎn)換電路8采用分級并行轉(zhuǎn)換，A/D轉(zhuǎn)換電路8包括依次連接的第一八位轉(zhuǎn)換器，第二并行A/D轉(zhuǎn)換器和第三并行A/D轉(zhuǎn)換器。

實(shí)施例2

在實(shí)施例1的基礎(chǔ)上，數(shù)字PI控制電路7采用壓環(huán)的調(diào)節(jié)方式。

實(shí)施例3

在實(shí)施例1或2的基礎(chǔ)上，時鐘控制電路9包括用于實(shí)現(xiàn)倍頻和分頻的內(nèi)嵌入式鎖相環(huán)PLL。

實(shí)施例4

在實(shí)施例3的基礎(chǔ)上，DPWM電路6采用模塊化設(shè)計(jì)，包括選擇器，比較器、計(jì)數(shù)器、死區(qū)發(fā)生器。

針對實(shí)施例4，進(jìn)行仿真波形實(shí)驗(yàn)：

比較器模塊仿真波，clk100為比較器時鐘，dataa、datab為比較器兩輸入端，AeB為比較器輸出，當(dāng)dataa＝datab時，輸出為高電平，否則為低；

計(jì)數(shù)器模塊的仿真,clk100為計(jì)數(shù)器的時鐘信號，q為計(jì)數(shù)器輸出。在一個時鐘周期內(nèi)， q不斷增加，實(shí)現(xiàn)計(jì)數(shù)；

死區(qū)發(fā)生器模塊的仿真,clk100為死區(qū)計(jì)數(shù)器的時鐘信號，d_set為輸入的占空比信號， pwm_U，pwrn_IU，pwm_V，pwm_IV，pwm_W，pwm_IW分別為輸入的PWM控制信號，dpwm_U， dpwm_IU，dpwm_V，dpwm_IV，dpwm_W，dpwm_IW分別為死區(qū)發(fā)生器輸出的PWM控制信號。

PWM在10個周期內(nèi)的仿真波形，clk表示系統(tǒng)時鐘，AD表示輸出電壓反饋，PWM為開關(guān)控制脈沖。從輸出波形可以看出隨著反饋電壓的變化，開關(guān)控制脈沖占空比隨之變化。當(dāng)輸出電壓變化時，系統(tǒng)迅速響應(yīng)，響應(yīng)時間在一個開關(guān)周期內(nèi)。