一種帶上電延時功能的igbt驅(qū)動互鎖電路的制作方法
【專利說明】—種帶上電延時功能的IGBT驅(qū)動互鎖電路
[0001]
技術領域
[0002]本發(fā)明涉及驅(qū)動電路，具體涉及一種帶上電延時功能的IGBT驅(qū)動互鎖電路。
【背景技術】
[0003]絕緣棚■雙極型晶體管(InsulatedGate Bipolar Transistor，簡稱 IGBT)，集雙極型功率晶體管和功率MOSFET的優(yōu)點于一體，具有電壓控制、輸入阻抗大、驅(qū)動功率小、控制電路簡單、開關損耗小、通斷速度快和工作頻率高等優(yōu)點，在變流器、變頻器、開關電源等領域得到了廣泛的應用，在大功率電路中它的作用尤其顯著。因此，IGBT的驅(qū)動電路是整個裝置運行的關鍵環(huán)節(jié)。
[0004]由于IGBT構(gòu)成的拓撲電路往往存在橋臂的形式，因此其驅(qū)動電路必須杜絕每一橋臂短路直通現(xiàn)象的發(fā)生。目前，已有的IGBT驅(qū)動電路存在初始上電不穩(wěn)定，導致驅(qū)動模塊輸出沖擊電平影響IGBT開關的問題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于針對現(xiàn)有技術的不足，提供一種帶有上電延時功能同時具有互鎖保護功能的可靠性高的IGBT驅(qū)動互鎖電路。
[0006]為解決上述技術問題，本發(fā)明采用的技術方案為:一種帶上電延時功能的IGBT驅(qū)動互鎖電路，包括依次連接的延時電路模塊、與非邏輯電路模塊、若干電阻、反相驅(qū)動器；
所述與非邏輯電路模塊包括若干個由上管和下管組成的與非邏輯電路組構(gòu)成；所述上管包括第一與門芯片A、非門芯片A、第二與門芯片A，所述下管包括第一與門芯片B、非門芯片B、第二與門芯片B ;
所述第一與門芯片A的一個輸入端和非門芯片B的輸入端均與DSP芯片發(fā)出的EPffMlA驅(qū)動信號線連接，第一與門芯片A的另一個輸入端和延時電路模塊連接，第一與門芯片A的輸出端和第二與門芯片A的一個輸入端連接，非門芯片A的輸出端和第二與門芯片A的另一個輸入端連接，第二與門芯片A的輸出端和電阻A連接；
所述第一與門芯片B的一個輸入端和非門芯片A的輸入端均與DSP芯片發(fā)出的EPffMlB驅(qū)動信號線連接，第一與門芯片B的另一個輸入端和延時電路模塊連接，第一與門芯片B的輸出端和第二與門芯片B的一個輸入端連接，非門芯片B的輸出端和第二與門芯片B的另一個輸入端連接，第二與門芯片B的輸出端和電阻B連接。
[0007]進一步的，所述與非邏輯電路模塊包括與非邏輯電路組的個數(shù)為三個。
[0008]進一步的，所述延時電路模塊包括由電阻、電容并聯(lián)后與電源、穩(wěn)壓管連接組成的延時電路。
[0009]本發(fā)明的有益效果如下:
1、本發(fā)明通過延時電路模塊將所有驅(qū)動信號通過一定延時后方可輸出，避免了上下管驅(qū)動信號的初始上電不穩(wěn)定，導致驅(qū)動模塊輸出沖擊電平影響IGBT開關的發(fā)生；將上下管驅(qū)動信號通過與非邏輯電路模塊構(gòu)成的互鎖電路輸出，避免了 IGBT的上下兩管同時導通狀況，杜絕了 IGBT短路故障。本發(fā)明的延時和互鎖電路不僅拓撲簡潔，而且可靠性高。
[0010]2、本發(fā)明將延時電路和DSP芯片發(fā)出的驅(qū)動信號經(jīng)過與邏輯，使得驅(qū)動信號經(jīng)過一定延時后方可輸出；將IGBT上管的驅(qū)動信號通過非門芯片B后與下管的驅(qū)動信號進行與邏輯，同時將IGBT下管的驅(qū)動信號通過非門芯片A后與上管的驅(qū)動信號進行與邏輯，保護IGBT不能上下兩管同時導通，避免了 IGBT短路故障。
[0011]3、本發(fā)明將延時電路和DSP芯片發(fā)出的驅(qū)動信號波經(jīng)過與邏輯，由于延時電路的輸出電平是由低到高緩慢變化的，當該電平未達到與門的觸發(fā)電壓之前，與門輸出低電平，當電平達到與門的觸發(fā)電壓后，則與門工作，驅(qū)動信號的輸出保持不變，從而使得驅(qū)動信號經(jīng)過一定延時后方可輸出，使IGBT在該段時間內(nèi)可靠關斷。
[0012]4、本發(fā)明將IGBT上管的驅(qū)動信號通過非門芯片B后與下管的驅(qū)動信號進行與邏輯，同時將IGBT下管的驅(qū)動信號通過非門芯片A后與上管的驅(qū)動信號進行與邏輯，當上下兩管的驅(qū)動信號同時為高電平時，其中一路驅(qū)動信號會通過非門輸出低電平，經(jīng)過與邏輯后也輸出低電平，IGBT不會導通，因此，避免了 IGBT的上下兩管同時導通狀況，杜絕了 IGBT短路故障。
【附圖說明】
[0013]圖1為本發(fā)明的電路原理圖。
[0014]圖2為本發(fā)明的DSP芯片引腳圖。
[0015]圖3為本發(fā)明的DSP芯片發(fā)送驅(qū)動信號框圖。
【具體實施方式】
[0016]下面結(jié)合附圖及實施例詳細說明本發(fā)明的工作原理，熟悉此技術的人士可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點及功效。
[0017]本發(fā)明設計的帶上電延時功能的IGBT驅(qū)動互鎖電路的設計方案為:包括依次連接的延時電路模塊1、與非邏輯電路模塊、若干電阻3、反相驅(qū)動器4。與非邏輯電路模塊包括若干個由上管和下管組成的與非邏輯電路組構(gòu)成；上管包括第一與門芯片A、非門芯片A、第二與門芯片A，下管包括第一與門芯片B、非門芯片B、第二與門芯片B。
[0018]第一與門芯片A的一個輸入端和非門芯片B的輸入端均與DSP芯片發(fā)出的EPffMlA驅(qū)動信號線連接，第一與門芯片A的另一個輸入端和延時電路模塊I連接，第一與門芯片A的輸出端和第二與門芯片A的一個輸入端連接，非門芯片A的輸出端和第二與門芯片A的另一個輸入端連接，第二與門芯片A的輸出端和電阻A連接。
[0019]第一與門芯片B的一個輸入端和非門芯片A的輸入端均與DSP芯片發(fā)出的EPffMlB驅(qū)動信號線連接，第一與門芯片B的另一個輸入端和延時電路模塊I連接，第一與門芯片B的輸出端和第二與門芯片B的一個輸入端連接，非門芯片B的輸出端和第二與門芯片B的另一個輸入端連接，第二與門芯片B的輸出端和電阻B連接。
[0020]作為對本發(fā)明的進一步優(yōu)化，與非邏輯電路模塊包括與非邏輯電路組的個數(shù)為三個，分別為第一與非