補(bǔ)充復(fù)位模塊、柵極驅(qū)動(dòng)電路和顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示裝置領(lǐng)域，具體地，涉及一種用于柵極驅(qū)動(dòng)電路的補(bǔ)充復(fù)位模塊、包括該補(bǔ)充復(fù)位模塊的柵極驅(qū)動(dòng)電路和包括該柵極驅(qū)動(dòng)電路的顯示裝置。
【背景技術(shù)】
[0002]顯示裝置的柵極驅(qū)動(dòng)電路通常包括級聯(lián)的多級移位寄存單元，每級移位寄存單元都包括上拉節(jié)點(diǎn)和輸出端，為了實(shí)現(xiàn)正常的信號輸出，需要在本級移位寄存單元輸出掃描信號后對上拉節(jié)點(diǎn)和輸出端進(jìn)行復(fù)位。為了增強(qiáng)柵極驅(qū)動(dòng)電路的驅(qū)動(dòng)能力、減小下降時(shí)間(falling time)，通常會對移位寄存單元的上拉節(jié)點(diǎn)和輸出端分別進(jìn)行復(fù)位。
[0003]在柵極驅(qū)動(dòng)電路中，后一級的移位寄存單元為前一級的移位寄存單元提供復(fù)位信號，利用補(bǔ)充復(fù)位模塊對后幾級移位寄存單元的上拉節(jié)點(diǎn)和輸出端進(jìn)行復(fù)位。在相鄰兩級移位寄存單元中，后一級移位寄存單元的輸出復(fù)位端通常與上一級移位寄存單元的上拉節(jié)點(diǎn)復(fù)位端相連。當(dāng)后一級的移位寄存單元進(jìn)行輸出時(shí)，由于寄生電容的存在，會將下拉晶體管的柵極(即，輸出復(fù)位端)耦合至高電平，而后一級移位寄存單元的輸出復(fù)位端與上一級移位寄存單元的上拉節(jié)點(diǎn)復(fù)位端相連，因此，上一級移位寄存單元的上拉節(jié)點(diǎn)復(fù)位端的電位也被相應(yīng)抬高，從而導(dǎo)致了上一級移位寄存單元的上拉節(jié)點(diǎn)產(chǎn)生漏電。
[0004]因此，如何避免對移位寄存單元進(jìn)行復(fù)位時(shí)，該移位寄存單元上一級的移位寄存單元上拉節(jié)點(diǎn)出現(xiàn)漏電的現(xiàn)象成為本領(lǐng)域亟待解決的技術(shù)問題。
【發(fā)明內(nèi)容】
[0005]本發(fā)明的目的在于提供一種用于柵極驅(qū)動(dòng)電路的補(bǔ)充復(fù)位模塊、包括該補(bǔ)充復(fù)位模塊的柵極驅(qū)動(dòng)電路和包括該柵極驅(qū)動(dòng)電路的顯示裝置。利用所述補(bǔ)充復(fù)位模塊為最后N級所述復(fù)位移位寄存單元中的至少一者進(jìn)行復(fù)位，可以防止對應(yīng)有所述補(bǔ)充復(fù)位模塊的移位寄存單元上一級的移位寄存單元的上拉節(jié)點(diǎn)漏電。
[0006]為了實(shí)現(xiàn)上述目的，作為本發(fā)明的一個(gè)方面，提供一種用于柵極驅(qū)動(dòng)電路的補(bǔ)充復(fù)位模塊，其中，所述補(bǔ)充復(fù)位模塊包括上拉控制單元、下拉控制單元、時(shí)鐘信號輸入端、預(yù)定電平輸入端、第一控制信號輸入端、第二控制信號輸入端和信號輸出端，
[0007]所述上拉控制單元的控制端與所述時(shí)鐘信號輸入端相連，所述上拉控制單元的輸出端與所述補(bǔ)充復(fù)位模塊的信號輸出端相連，當(dāng)所述時(shí)鐘信號輸入端提供有效信號時(shí)，所述上拉控制單元能夠?qū)⑺鰰r(shí)鐘信號輸入端與所述信號輸出端導(dǎo)通，
[0008]所述下拉控制單元的第一控制端與所述第一控制信號輸入端相連，所述下拉控制單元的第二控制端與所述第二控制信號輸入端相連，所述下拉控制單元的輸入端與所述預(yù)定電平輸入端相連，所述下拉控制單元的輸出端與所述信號輸出端相連，當(dāng)所述第一控制信號輸入端和所述第二控制信號輸入端的任意一者輸入有效信號時(shí)，所述下拉控制單元將所述預(yù)定電平輸入端與所述信號輸出端導(dǎo)通。
[0009]優(yōu)選地，所述上拉控制單元包括上拉控制晶體管，所述上拉控制晶體管的柵極和第一極與所述時(shí)鐘信號輸入端相連，以形成為所述上拉控制單元的控制端，所述上拉控制晶體管的第二極形成為所述上拉控制單元的輸出端。
[0010]優(yōu)選地，所述下拉控制單元包括第一下拉控制晶體管和第二下拉控制晶體管，所述第一下拉控制晶體管的柵極與所述第一控制信號輸入端相連，所述第一下拉控制晶體管的第一極與所述信號輸出端相連，所述第一下拉控制晶體管的第二極與所述預(yù)定電平輸入端相連，所述第二下拉控制晶體管的柵極與所述第二控制信號輸入端相連，所述第二下拉控制晶體管的第一極與所述信號輸出端相連，所述第二下拉控制晶體管的第二極與所述預(yù)定電平輸入端相連。
[0011]優(yōu)選地，當(dāng)所述上拉控制單元包括所述上拉控制晶體管時(shí)，所述上拉控制晶體管的寬長比小于所述第一下拉控制晶體管的寬長比，并且，所述上拉控制晶體管的寬長比也小于所述第二下拉控制晶體管的寬長比。
[0012]作為本發(fā)明的另一個(gè)方面，提供一種柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)電路包括多級移位寄存單元和2N條時(shí)鐘信號線，每級移位寄存單元都包括輸出復(fù)位端和上拉節(jié)點(diǎn)復(fù)位端，多級所述移位寄存單元包括顯示移位寄存單元和復(fù)位移位寄存單元，并且，至少后N級移位寄存單元為所述復(fù)位移位寄存單元，N為自然數(shù)，至少在包括所述顯示移位寄存單元和后N級復(fù)位移位寄存單元中的第一級復(fù)位移位寄存單元的多級移位寄存單元中，本級移位寄存單元的輸出復(fù)位端與上一級移位寄存單元的上拉節(jié)點(diǎn)復(fù)位端相連，其中，所述柵極驅(qū)動(dòng)電路還包括第一補(bǔ)充復(fù)位模塊，至少最后N級所述復(fù)位移位寄存單元中的第一級復(fù)位移位寄存單元對應(yīng)一個(gè)所述第一補(bǔ)充復(fù)位模塊，
[0013]所述第一補(bǔ)充復(fù)位模塊包括第一上拉控制單元、第一下拉控制單元、第一時(shí)鐘信號輸入端、預(yù)定電平輸入端、第一控制信號輸入端、第二控制信號輸入端和第一信號輸出端，
[0014]所述第一上拉控制單元的控制端與所述第一時(shí)鐘信號輸入端相連，所述第一上拉控制單元的輸出端與所述第一補(bǔ)充復(fù)位模塊的第一信號輸出端相連，當(dāng)所述第一時(shí)鐘信號輸入端提供有效信號時(shí)，所述第一上拉控制單元能夠?qū)⑺鰰r(shí)鐘信號輸入端與所述第一信號輸出端導(dǎo)通，
[0015]所述第一下拉控制單元的第一控制端與所述第一控制信號輸入端相連，所述第一下拉控制單元的第二控制端與所述第二控制信號輸入端相連，所述第一下拉控制單元的輸入端與所述預(yù)定電平輸入端相連，所述第一下拉控制單元的輸出端與所述第一信號輸出端相連，當(dāng)所述第一控制信號輸入端和所述第二控制信號輸入端的任意一者輸入有效信號時(shí)，所述第一下拉控制單元將所述預(yù)定電平輸入端與所述第一信號輸出端導(dǎo)通；
[0016]所述第一補(bǔ)充復(fù)位模塊的第一控制信號輸入端與該第一補(bǔ)充復(fù)位模塊對應(yīng)的復(fù)位移位寄存單元的輸入端相連，所述第一補(bǔ)充復(fù)位模塊的第二控制信號輸入端與該第一補(bǔ)充復(fù)位模塊對應(yīng)的復(fù)位移位寄存單元的輸入端相連，所述第一補(bǔ)充復(fù)位模塊的第一信號輸出端與該第一補(bǔ)充復(fù)位模塊對應(yīng)的復(fù)位移位寄存單元的輸出復(fù)位端相連；
[0017]當(dāng)與所述第一補(bǔ)充復(fù)位模塊對應(yīng)的復(fù)位移位寄存單元輸出有效信號時(shí)，通過所述第一補(bǔ)充復(fù)位模塊的第一時(shí)鐘信號輸入端輸入的時(shí)鐘信號為無效信號。
[0018]優(yōu)選地，后N級所述復(fù)位移位寄存單元中的每一級均對應(yīng)有一個(gè)所述第一補(bǔ)充復(fù)位模塊。
[0019]優(yōu)選地，在后N級復(fù)位移位寄存單元中，除了其中第一級復(fù)位移位寄存單元之外，其余所述復(fù)位移位寄存單元所對應(yīng)的所述第一補(bǔ)充復(fù)位模塊的信號輸出端還與其對應(yīng)的復(fù)位移位寄存單元的上拉節(jié)點(diǎn)復(fù)位端相連。
[0020]優(yōu)選地，所述柵極驅(qū)動(dòng)電路還包括第二補(bǔ)充復(fù)位模塊，最后一級所述復(fù)位移位寄存單元對應(yīng)有一個(gè)所述第二補(bǔ)充復(fù)位模塊，
[0021]所述第二補(bǔ)充復(fù)位模塊包括第二時(shí)鐘信號輸入端、第二上拉控制晶體管、第三下拉控制晶體管、第三控制信號輸入端和第二信號輸出端，
[0022]所述第二信號輸出端與相應(yīng)的移位寄存單元的上拉節(jié)點(diǎn)復(fù)位端相連；
[0023]所述第二上拉控制晶體管的柵極和第一極與所述第二時(shí)鐘信號輸入端相連，所述第二上拉控制晶體管的第二極與所述第二信號輸出端相連；
[0024]所述第三下拉控制晶體管的柵極與所述第三控制信號輸入端相連，且當(dāng)與所述第二補(bǔ)充復(fù)位模塊對應(yīng)的復(fù)位移位寄存單元開始輸出有效信號時(shí)，所述第三控制信號輸入端能夠接收到有效信號，所述第三下拉控制晶體管的第一極與所述第二信號輸出端相連，所述第三下拉控制晶體管的第二極與所述預(yù)定電平輸入端相連；
[0025]關(guān)于對應(yīng)于同一個(gè)所述復(fù)位移位寄存單元的所述第一補(bǔ)充復(fù)位模塊和所述第二補(bǔ)充復(fù)位模塊，通過所述第二時(shí)鐘信號輸入端輸入的時(shí)鐘信號與通過所述第一時(shí)鐘信號輸入端輸入的信號錯(cuò)開預(yù)定時(shí)間段，且所述預(yù)定時(shí)間段小于所述移位寄存單元的輸出信號的脈沖寬度。
[0026]優(yōu)選地，所述第一補(bǔ)充復(fù)位模塊的信號輸出端還與其對應(yīng)的所述復(fù)位移位寄存單元的上一級移位寄存單元的上拉節(jié)點(diǎn)復(fù)位端相連。
[0027]優(yōu)選地，所述柵極驅(qū)動(dòng)電路還包括第三補(bǔ)充復(fù)位模塊，所述第三補(bǔ)充復(fù)位模塊的結(jié)構(gòu)與所述第一補(bǔ)充復(fù)位模塊的結(jié)構(gòu)相同，所述第三補(bǔ)充復(fù)位模塊的第一時(shí)鐘信號輸入端輸入的時(shí)鐘信號與通過所述第一時(shí)鐘信號輸入端輸入的信號錯(cuò)開預(yù)定時(shí)間段，且所述預(yù)定時(shí)間段小于所述移位寄存單元的輸出信號的脈沖寬度，且當(dāng)與所述第三補(bǔ)充復(fù)位模塊對應(yīng)的復(fù)位移位寄存單元開始輸出有效信號時(shí)，所述第三補(bǔ)充復(fù)位模塊的第一控制信號輸入端能夠接收到有效信號，所述第三補(bǔ)充復(fù)位模塊的第二控制信號輸入端接收時(shí)鐘信號，該時(shí)鐘信號的時(shí)序與通過所述第三補(bǔ)充復(fù)位模塊的第一時(shí)鐘信號輸入端輸入的時(shí)鐘信號時(shí)序互補(bǔ)。
[0028]優(yōu)選地，所述第一上拉控制單元包括第一上拉控制晶體管，所述第一上拉控制晶體管的柵極和第一極與所述第一時(shí)鐘信號輸入端相連，以形成為所述第一上拉控制單元的控制端，所述第一上拉控制晶體管的第二極形成為所述第一上拉控制單元的輸出端。
[0029]優(yōu)選地，所述第一下拉控制單元包括第一下拉控制晶體管和第二下拉控制晶體管，所述第一下拉控制晶體管的柵極與所述第一控制信號輸入端相連，所述第一下拉控制晶體管的第一極與所述信號輸出端相連，所述第一下拉控制晶體管的第二極與所述預(yù)定電平輸入端相連，所述第二下拉控制晶體管的柵極與所述第二控制信號輸入端相連，所述第二下拉控制晶體管的第一極與所述信號輸出端相連，所述第二下拉控制晶體管的第二極與所述預(yù)定電平輸入端相連。
[0030]優(yōu)選地，當(dāng)所述第一上拉控制單元包括所述第一上拉控制晶體管時(shí)，所述第一上拉控制晶體管的寬長比小于所述第一下拉控制晶體管的寬長比，并且，所述第一上拉控制晶體管的寬長比還小于所述第二下拉控制晶體管的寬長比。
[0031]優(yōu)選地，所述移位寄存單元包括輸出晶體管，所述輸出晶體管的第一極用于接收時(shí)鐘信號，所述輸出晶體管的第二極與所述移位寄存單元的輸出端相連，輸入至對應(yīng)有所述第一補(bǔ)充復(fù)位模塊的移位寄存單元的輸出晶體管的第一極的時(shí)鐘信號的時(shí)序與輸入至相應(yīng)的所述第一補(bǔ)充復(fù)位模塊的時(shí)鐘信號的時(shí)序互補(bǔ)。
[0032]優(yōu)選地，N為3。
[0033]作為本發(fā)明的還一個(gè)方面，提供一種顯示裝