本發(fā)明涉及集成電路設(shè)計技術(shù)領(lǐng)域，尤其涉及一種開關(guān)裝置及具有該開關(guān)裝置的多通道耦合選擇器。

背景技術(shù)：
現(xiàn)有的傳統(tǒng)CMOS傳輸門開關(guān)是將n溝道MOSFET（M1’）與p溝道MOSFET（M2’）并聯(lián)，如圖1所示，可使信號在兩個方向上同等順暢地通過。n溝道與p溝道器件之間承載信號電流的多少由輸入與輸出電壓比決定。由于開關(guān)對電流流向不存在選擇問題，因而也沒有嚴(yán)格的輸入端與輸出端之分。在CLK時鐘信號為高電平（CLKB時鐘信號為低電平）的時候，M1’、M2’導(dǎo)通，VOUT=VIN。反之，M1’、M2’截至，等效為大電阻。若在選擇器中使用此開關(guān)，則輸入信號直接輸入到CMOS器件的內(nèi)部電路，極可能損壞電路器件。周圍的噪聲也會隨著開關(guān)導(dǎo)通時輸出。此外，此結(jié)構(gòu)應(yīng)用于選擇器時，不能避免不同通道之間信號的串?dāng)_。當(dāng)系統(tǒng)中某一個通道有信號時，會對系統(tǒng)中的其它通道產(chǎn)生干擾信號。而且這些干擾不同于噪聲，其積分值不為零。如果這些干擾信號疊加在其它通道信號上，信號的形狀會發(fā)生變化，引入測量誤差。中國專利（公開號：CN103201954A）公開了一種用于在至少四個狀態(tài)之間切換的雙極雙通開關(guān)（100）。該開關(guān)包含諸如N溝道金 屬氧化物半導(dǎo)體晶體管的四個晶體管（120、124、128、132），使得在每個狀態(tài)，至多一個晶體管處于“導(dǎo)通”狀態(tài)，且其他晶體管處于“截止”狀態(tài)。每個晶體管（120、124、128、132）具有其自己的控制電路，該控制電路向晶體管的漏極提供零或負電壓，向晶體管的源極提供正電壓，且向晶體管的柵極提供交流電壓。開關(guān)（100）可以針對設(shè)備片上使用。這種設(shè)備可以包括基站或無繩電話的手持機。中國專利（公開號：CN103178822A）公開了一種可有效減少MOS管體效應(yīng)的開關(guān)電路。包括開關(guān)單元（1）以及控制單元（2）；電路導(dǎo)通時，通過控制單元（2）中的電壓跟隨模塊控制開關(guān)單元（1）中MOS管的襯底電壓跟隨漏極電壓的變化，減少MOS管體效應(yīng)，減小導(dǎo)通電阻。在電路關(guān)斷時，通過把PMOS管的襯底電壓上拉到高電平，同時下拉NMOS管的襯底電壓，可以增加關(guān)斷電阻，提高開關(guān)的隔離性能。上述兩個專利均為解決開關(guān)在導(dǎo)通時對CMOS器件的內(nèi)部器件損壞的問題，也沒有解決將開關(guān)應(yīng)用于選擇器時帶來的噪聲和串?dāng)_等干擾問題。

技術(shù)實現(xiàn)要素：
針對上述存在的問題，本發(fā)明公開一種開關(guān)裝置及具有該開關(guān)裝置的多通道耦合選擇器，以克服現(xiàn)有技術(shù)中開關(guān)在導(dǎo)通時對CMOS器件的內(nèi)部器件損壞的問題，以及將開關(guān)應(yīng)用于選擇器時帶來的噪聲和串?dāng)_等干擾問題。為了實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：一種開關(guān)裝置，應(yīng)用于CMOS器件中，其中，包括：第一級開關(guān)，所述第一級開關(guān)的輸入端接入一輸入信號；與所述第一級開關(guān)連接的第二級開關(guān)，所述第二級開關(guān)包括傳輸管和與所述傳輸管連接的雙開關(guān)結(jié)構(gòu)，所述雙開關(guān)結(jié)構(gòu)用于控制所述傳輸管導(dǎo)通或者截止，所述輸入信號由導(dǎo)通的傳輸管傳輸或者由截止的傳輸管隔離；與所述第二級開關(guān)連接的第三級開關(guān)，所述第三級開關(guān)將接收到的由導(dǎo)通的傳輸管傳輸?shù)乃鲚斎胄盘栞敵?；以及，分別與所述第一級開關(guān)、所述第二級開關(guān)和所述第三級開關(guān)連接的CLK/CLKB時鐘，所述CLK/CLKB時鐘用于傳輸CLK時鐘信號和CLKB時鐘信號。上述的開關(guān)裝置，其中，所述第一級開關(guān)包括并聯(lián)的第一晶體管M1和第二晶體管M2，所述第一晶體管M1和所述第二晶體管M2的漏極相連作為所述第一級開關(guān)的輸入端，所述第一晶體管M1和所述第二晶體管M2的源極相連作為所述第一級開關(guān)的輸出端，所述第一晶體管M1和所述第二晶體管M2的柵極均連接所述CLK/CLKB時鐘。上述的開關(guān)裝置，其中，所述第一晶體管M1采用工作電壓為2.5V的PMOS管，所述第二晶體管M2采用工作電壓為2.5V的NMOS管，所述第一晶體管M1和所述第二晶體管M2并聯(lián)形成用于靜電保護所述CMOS器件內(nèi)部器件的靜電阻抗器ESD。上述的開關(guān)裝置，其中，所述傳輸管包括并聯(lián)的第三晶體管M3和第四晶體管M4，所述第三晶體管M3的漏極和所述第四晶體管M4的源極相連作為所述第二級開關(guān)的輸入端，所述第三晶體管M3的源極和所述第四晶體管M4的漏極相連作為所述第二級開關(guān)的輸出端。上述的開關(guān)裝置，其中，所述雙開關(guān)結(jié)構(gòu)包括與所述第三晶體管M3連接的第五晶體管M5、第十晶體管M10，與所述第四晶體管M4連接的第六晶體管M6、第十一晶體管M11；所述第五晶體管M5的漏極連接所述第三晶體管M3的漏極，所述第五晶體管M5的源極和所述第十晶體管M10的漏極均連接所述第三晶體管M3的柵極，所述第五晶體管M5的柵極和所述第十晶體管M10的柵極、源極均連接所述CLK/CLKB時鐘；所述第六晶體管M6的漏極連接所述第四晶體管M4的漏極，所述第六晶體管M6的源極和所述第十一晶體管M11的漏極均連接所述第四晶體管M4的柵極，所述第六晶體管M6的柵極和所述第十一晶體管M11的柵極、源極均連接所述CLK/CLKB時鐘；在所述CLK/CLKB時鐘傳輸?shù)腃LK時鐘信號為高電平、CLKB時鐘信號為低電平時，所述第十晶體管M10和所述第十一晶體管M11均導(dǎo)通，所述第五晶體管M5和所述第六晶體管M6均截止，所述第三晶體管M3和所述第四晶體管M4均導(dǎo)通，所述輸入信號由導(dǎo)通的第三晶體管M3和第四晶體管M4傳輸；在所述CLK/CLKB時鐘傳輸?shù)腃LK時鐘信號為低電平、CLKB時鐘信號為高電平時，所述第十晶體管M10和所述第十一晶體管M11 均截止，所述第五晶體管M5和所述第六晶體管M6均導(dǎo)通，所述第三晶體管M3和所述第四晶體管M4均截止，所述輸入信號由截止的第三晶體管M3和第四晶體管M4隔離。上述的開關(guān)裝置，其中，所述第三晶體管M3、第六晶體管M6和第十晶體管M10均為PMOS管，所述第四晶體管M4、第五晶體管M5和第十一晶體管M11均為NMOS管。上述的開關(guān)裝置，其中，所述第三級開關(guān)包括并聯(lián)的第七晶體管M7和第八晶體管M8，所述第七晶體管M7和所述第八晶體管M8的源極相連作為所述第三級開關(guān)的輸入端，所述第七晶體管M7和所述第八晶體管M8的漏極相連作為所述第三級開關(guān)的輸出端，所述第七晶體管M7和所述第八晶體管M8的柵極均連接所述CLK/CLKB時鐘。上述的開關(guān)裝置，其中，所述第七晶體管M7為PMOS管，所述第八晶體管M8為NMOS管。上述的開關(guān)裝置，其中，還包括設(shè)置于所述第二級開關(guān)和所述第三級開關(guān)之間的用于去除級間噪聲的濾噪器。上述的開關(guān)裝置，其中，所述濾噪器包括第九晶體管M9，所述第九晶體管M9的漏極連接在所述第二級開關(guān)和所述第三級開關(guān)之間，所述第九晶體管M9的源極接地，所述第九晶體管M9的柵極連接所述CLK/CLKB時鐘。上述的開關(guān)裝置，其中，所述第九晶體管M9為NMOS晶體管。一種多通道耦合選擇器，其中，包括N個信號選擇通道，其中， N為自然數(shù)；所述信號選擇通道包括：一與門；與所述與門的輸出端連接的反相器和如權(quán)利要求1-11所述的開關(guān)裝置；其中，所述與門的輸出端分兩路，一路連接所述開關(guān)裝置的CLK/CLKB時鐘，用于控制CLK時鐘信號，另一路連接反相器后連接所述開關(guān)裝置的CLK/CLKB時鐘，用于控制CLKB時鐘信號。本發(fā)明具有如下優(yōu)點或者有益效果：1、本發(fā)明的開關(guān)裝置采用三級開關(guān)控制，其工作狀態(tài)由兩個階段構(gòu)成，一是由時鐘信號控制的信號無損失傳輸階段，二是等效二極管反接的高阻連接狀態(tài)，并且進行去噪聲干擾，可以以較小的代價，實現(xiàn)較好的信號傳輸控制，同時對CMOS器件內(nèi)部器件進行靜電保護，有效保證CMOS器件內(nèi)部器件無損壞。2、本發(fā)明的多通道耦合選擇器，具有上述的開關(guān)裝置，可以有效抗多通道的級間信號串?dāng)_和噪聲信號的干擾。具體附圖說明通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明及其特征、外形和優(yōu)點將會變得更加明顯。在全部附圖中相同的標(biāo)記指示相同的部分。并未可以按照比例繪制附圖，重點在于示出本發(fā)明的主旨。圖1是現(xiàn)有技術(shù)中傳統(tǒng)開關(guān)的結(jié)構(gòu)示意圖；圖2是本發(fā)明第一實施方式的結(jié)構(gòu)示意圖；圖3是本發(fā)明第二實施方式的電路圖；圖4是本發(fā)明第二實施方式中第二級開關(guān)的等效電路圖；圖5是圖4中第二級開關(guān)導(dǎo)通時的等效電路圖；圖6是圖4中第二級開關(guān)截止時的等效電路圖；圖7是本發(fā)明第三實施方式的電路圖。具體實施方式下面結(jié)合附圖和具體的實施例對本發(fā)明作進一步的說明，但是不作為本發(fā)明的限定。本發(fā)明第一實施方式涉及一種開關(guān)裝置，應(yīng)用于CMOS器件中，參見圖2，包括：第一級開關(guān)，所述第一級開關(guān)的輸入端接入一輸入信號VIN，該輸入信號VIN與CMOS器件的外部芯片相連。與所述第一級開關(guān)連接的第二級開關(guān)，所述第二級開關(guān)包括傳輸管和與所述傳輸管連接的雙開關(guān)結(jié)構(gòu)，所述雙開關(guān)結(jié)構(gòu)用于控制所述傳輸管導(dǎo)通或者截止，該傳輸管截止時形成反接的二極管等效結(jié)構(gòu)，即傳輸管作為高阻連接，起到隔離信號的作用，所述輸入信號VIN由導(dǎo)通的傳輸管傳輸或者由截止的傳輸管隔離。與所述第二級開關(guān)連接的第三級開關(guān)，所述第三級開關(guān)將接收到的由導(dǎo)通的傳輸管傳輸?shù)乃鲚斎胄盘朧IN輸出，第三級開關(guān)的輸出端連接CMOS器件的內(nèi)部器件，因此，輸出信號VOUT全部傳輸 到CMOS器件的內(nèi)部器件。分別與所述第一級開關(guān)、所述第二級開關(guān)和所述第三級開關(guān)連接的CLK/CLKB時鐘，所述CLK/CLKB時鐘用于傳輸CLK時鐘信號和CLKB時鐘信號。設(shè)置于所述第二級開關(guān)和所述第三級開關(guān)之間的用于去除級間噪聲的濾噪器。本實施方式的開關(guān)裝置的工作狀態(tài)由兩個階段組成：在CLK/CLKB時鐘傳輸?shù)腃LK時鐘信號為高電平（即CLK=1）、CLKB時鐘信號為低電平（即CLKB=0）時，第一級開關(guān)導(dǎo)通，輸入信號VIN由第一級開關(guān)傳輸?shù)降诙夐_關(guān)，第二級開關(guān)的雙開關(guān)結(jié)構(gòu)控制傳輸管導(dǎo)通，輸入信號VIN由導(dǎo)通的傳輸管傳輸?shù)降谌夐_關(guān)，第三級開關(guān)導(dǎo)通，其為主體傳輸門，將接收到的輸入信號VIN全部輸出到CMOS器件的內(nèi)部器件，輸出信號VOUT等于輸入信號VIN，即實現(xiàn)了信號無損失的傳輸階段。在CLK/CLKB時鐘傳輸?shù)腃LK時鐘信號為低電平（即CLK=0）、CLKB時鐘信號為高電平（即CLKB=1）時，第一級開關(guān)截止，即第一級開關(guān)等效為大電阻，隔離輸入信號VIN和噪聲，輸入信號VIN和噪聲信號均只有一部分由第一級開關(guān)傳輸?shù)降诙夐_關(guān)，第二級開關(guān)的雙開關(guān)結(jié)構(gòu)控制傳輸管截止，傳輸管形成反接的二極管等效結(jié)構(gòu)，產(chǎn)生高阻，因此，第二級開關(guān)進一步隔離輸入信號VIN和噪聲信號，還剩余一小部分輸入信號VIN和噪聲信號由第二級開關(guān)傳出，在經(jīng)過濾噪器時，濾噪器導(dǎo)通，直接將噪聲信號接地，因而只有一小 部分輸入信號VIN進入第三級開關(guān)，而第三級開關(guān)截止，即第三級開關(guān)等效為大電阻，基本上完全隔離了最后一小部分輸入信號VIN，因此無輸出信號VOUT到CMOS器件的內(nèi)部器件中，即實現(xiàn)了等效二極管反接的高阻連接狀態(tài)，并且進行去噪聲干擾階段。本發(fā)明第二實施方式涉及一種開關(guān)裝置，本實施方式在第一實施方式的基礎(chǔ)上，實現(xiàn)了第一實施方式中三級開關(guān)的具體電路分布，如圖3所示：所述第一級開關(guān)包括并聯(lián)的第一晶體管M1和第二晶體管M2，所述第一晶體管M1和所述第二晶體管M2的漏極相連作為所述第一級開關(guān)的輸入端，所述第一晶體管M1和所述第二晶體管M2的源極相連作為所述第一級開關(guān)的輸出端，所述第一晶體管M1和所述第二晶體管M2的柵極均連接所述CLK/CLKB時鐘。其中，所述第一晶體管M1采用工作電壓為2.5V的PMOS管，所述第二晶體管M2采用工作電壓為2.5V的NMOS管，所述CLK/CLKB時鐘的CLKB時鐘信號連接第一晶體管M1的柵極，CLK/CLKB時鐘的CLK時鐘信號連接第二晶體管M2的柵極，第一晶體管M1和所述第二晶體管M2均遵循ESD（Electro-StaticDischarge，靜電釋放或靜電阻抗器）保護規(guī)則，由于輸入信號VIN與CMOS器件的外部芯片相連，所述第一晶體管M1和所述第二晶體管M2并聯(lián)形成的靜電阻抗器ESD，用于對所述CMOS器件的內(nèi)部器件的靜電保護。在第二級開關(guān)中，所述傳輸管包括并聯(lián)的第三晶體管M3和第四晶體管M4，所述第三晶體管M3的漏極和所述第四晶體管M4的源 極相連作為所述第二級開關(guān)的輸入端，所述第三晶體管M3的源極和所述第四晶體管M4的漏極相連作為所述第二級開關(guān)的輸出端。所述雙開關(guān)結(jié)構(gòu)包括與所述第三晶體管M3連接的第五晶體管M5、第十晶體管M10，與所述第四晶體管M4連接的第六晶體管M6、第十一晶體管M11，第五晶體管M5、第十晶體管M10即為控制第三晶體管M3導(dǎo)通或者截止的第一對雙開關(guān)，且第五晶體管M5、第十晶體管M10不同時開啟，第六晶體管M6、第十一晶體管M11即為控制第四晶體管M4導(dǎo)通或者截止的第二對雙開關(guān)，且第六晶體管M6、第十一晶體管M11不同時開啟，其中，第一對雙開關(guān)和第二隊雙開關(guān)為對稱結(jié)構(gòu)；所述第五晶體管M5的漏極連接所述第三晶體管M3的漏極，所述第五晶體管M5的源極和所述第十晶體管M10的漏極均連接所述第三晶體管M3的柵極，所述第五晶體管M5的柵極和所述第十晶體管M10的柵極、源極均連接所述CLK/CLKB時鐘；所述第六晶體管M6的漏極連接所述第四晶體管M4的漏極，所述第六晶體管M6的源極和所述第十一晶體管M11的漏極均連接所述第四晶體管M4的柵極，所述第六晶體管M6的柵極和所述第十一晶體管M11的柵極、源極均連接所述CLK/CLKB時鐘；在所述CLK/CLKB時鐘傳輸?shù)腃LK時鐘信號為高電平、CLKB時鐘信號為低電平時，所述第十晶體管M10和所述第十一晶體管M11均導(dǎo)通，所述第五晶體管M5和所述第六晶體管M6均截止，所述第三晶體管M3和所述第四晶體管M4均導(dǎo)通，所述輸入信號由導(dǎo)通的第三晶體管M3和第四晶體管M4傳輸；在所述CLK/CLKB時鐘傳輸?shù)腃LK時鐘信號為低電 平、CLKB時鐘信號為高電平時，所述第十晶體管M10和所述第十一晶體管M11均截止，所述第五晶體管M5和所述第六晶體管M6均導(dǎo)通，所述第三晶體管M3和所述第四晶體管M4均截止，所述輸入信號由截止的第三晶體管M3和第四晶體管M4隔離。其中，所述第三晶體管M3、第六晶體管M6和第十晶體管M10均為PMOS管，所述第四晶體管M4、第五晶體管M5和第十一晶體管M11均為NMOS管，第五晶體管M5的柵極和第十晶體管M10的柵極、源極均連接所述CLK/CLKB時鐘的CLKB時鐘信號，第六晶體管M6的柵極和第十一晶體管M11的柵極、漏極均連接所述CLK/CLKB時鐘的CLK時鐘信號。在第二級開關(guān)的6個晶體管中，第三晶體管M3、第四晶體管M4為傳輸管，其余管子實現(xiàn)由柵壓（柵極電壓）控制的開關(guān)功能，其等效電路圖如圖4所示。在CLK=0、CLKB=1時，第二級開關(guān)的等效電路圖如圖5所示，第十晶體管M10形成截止的反接二極管，第三晶體管M3截止，輸入信號不能傳輸。NMOS管的第五晶體管M5導(dǎo)通，將第三晶體管M3的柵極和漏極相連，使第三晶體管M3、第五晶體管M5一起等效形成反接的二極管，產(chǎn)生高阻，進一步隔離外界輸入信號和噪聲信號。同理，第十一晶體管M11形成截止的反接二極管，第四晶體管M4截止，輸入信號不能傳輸。PMOS管的第六晶體管M6導(dǎo)通，將第四晶體管M4的柵極和漏極相連，使第四晶體管M4、第六晶體管M6一起等效形成反接的二極管，產(chǎn)生高阻，進一步隔離外界輸入信號和 噪聲信號。在CLK=1、CLKB=0時，第二級開關(guān)的等效電路圖如圖6所示，對于第三晶體管M3和第一對雙開關(guān)，第十晶體管M10導(dǎo)通，CLKB時鐘信號直接連接到第三晶體管M3的柵極，第三晶體管M3導(dǎo)通，使輸入信號VIN正常傳輸。此時，NMOS管的第五晶體管M5由于柵壓CLKB為低，第五晶體管M5截止，等效開關(guān)斷開。同理，對于第四晶體管M4和第二隊雙開關(guān)，第十一晶體管M11導(dǎo)通，CLK時鐘信號直接連接到第四晶體管M4的柵極，第四晶體管M4導(dǎo)通，使輸入信號VIN正常傳輸。此時，PMOS管的第六晶體管M6由于柵壓CLK為高，第六晶體管M6截止，等效開關(guān)斷開。所述第三級開關(guān)包括并聯(lián)的第七晶體管M7和第八晶體管M8，所述第七晶體管M7和所述第八晶體管M8的源極相連作為所述第三級開關(guān)的輸入端，所述第七晶體管M7和所述第八晶體管M8的漏極相連作為所述第三級開關(guān)的輸出端，所述第七晶體管M7和所述第八晶體管M8的柵極均連接所述CLK/CLKB時鐘。其中，所述第七晶體管M7為PMOS管，所述第八晶體管M8為NMOS管，所述CLK/CLKB時鐘的CLKB時鐘信號連接第七晶體管M7的柵極，所述CLK/CLKB時鐘的CLKB時鐘信號連接第八晶體管M8的柵極。在CLK=1，CLKB=0時，第七晶體管M7和第八晶體管M8，輸出信號VOUT=輸入信號VIN。反之，則截止，等效為大電阻。所述濾噪器包括第九晶體管M9，所述第九晶體管M9的漏極連接在所述第二級開關(guān)和所述第三級開關(guān)之間，所述第九晶體管M9的 源極接地，所述第九晶體管M9的柵極連接所述CLK/CLKB時鐘；所述第九晶體管M9為NMOS晶體管，CLK/CLKB時鐘傳輸?shù)腃LKB時鐘信號連接第九晶體管M9的柵極。在所述CLK/CLKB時鐘傳輸?shù)腃LK時鐘信號為低電平、CLKB時鐘信號為高電平時，不傳輸信號，所述第九晶體管M9導(dǎo)通，形成一個由CLKB時鐘信號控制的接地開關(guān)，使得噪聲信號接地，電位拉至0V；在信號傳輸時第九晶體管M9關(guān)閉，不影響信號。當(dāng)然，對于本實施方式的三級開關(guān)中的晶體管（第九晶體管M9除外）來說，具體是PMOS管還是NMOS管，都是可以選擇的，只需要保證由CLK時鐘信號控制NMOS管的柵壓，同時由CLKB時鐘信號控制PMOS管的柵壓即可。本發(fā)明第三實施例涉及一種多通道耦合選擇器，如圖7所示，包括N個信號選擇通道，其中，N為自然數(shù)，在本實施方式中，N=8，即本實施方式包括8個信號選擇通道，每個信號選擇通道包括：具有三個輸入端與門，與與門的輸出端連接的反相器和上述兩個實施方式中的開關(guān)裝置；其中，所述與門的輸出端分兩路，一路連接所述開關(guān)裝置的CLK/CLKB時鐘，用于控制CLK時鐘信號，另一路連接反相器后連接所述開關(guān)裝置的CLK/CLKB時鐘，用于控制CLKB時鐘信號。8個信號選擇通道，即包括8個與門，每個與門具有三個輸入端，即這些與門的輸入端共有8組信號，即SEL<2:0>包括8組輸入值：000、001、010、011、100、101、110、111。對于與門的三個輸入端，只有當(dāng)三個輸入端的輸入值均為1時，其輸出端的輸出值才為1，其輸出端的一路通過反相器反相為0后連接到開關(guān)裝置的CLK/CLKB時鐘，控制CLKB時鐘信號為0（低電平），其輸出端的另一路直接連接到開關(guān)裝置的CLK/CLKB時鐘，控制CLK時鐘信號為1（高電平），此時，開關(guān)裝置中的三級開關(guān)均導(dǎo)通，正常傳輸輸入信號VIN。反之，對于其他輸入值的與門，通過邏輯運算后輸出值均得到相同的兩路反相的時鐘信號，即CLK=0、CLKB=1，此時，開關(guān)裝置中的三級開關(guān)均截止，隔離輸入信號VIN，同時隔離每個信號選擇通道間的級間串?dāng)_信號和噪聲信號等干擾信號。在本實施方式中，選擇一個與門，即選擇信號SEL<2:0>，經(jīng)過邏輯運算后，與門的輸出端通過反相器形成兩路反相的CLK時鐘信號、CLKB時鐘信號，用于開關(guān)裝置的控制，開關(guān)裝置的三級開關(guān)由相應(yīng)的CLK、CLKB時鐘信號來控制導(dǎo)通和截止，從而完成從8個信號選擇通道中選擇一個通道進行輸入信號的傳輸，即完成輸入信號VIN<7:0>的選擇和傳輸。由于具有上述實施方式中的開關(guān)裝置，本實施方式的多通道耦合選擇器可以有效抗多通道的級間信號串?dāng)_和噪聲信號的干擾。本領(lǐng)域技術(shù)人員應(yīng)該理解，本領(lǐng)域技術(shù)人員在結(jié)合現(xiàn)有技術(shù)以及上述實施例可以實現(xiàn)所述變化例，這樣的變化例并不影響本發(fā)明的實質(zhì)內(nèi)容，在此不予贅述。以上對本發(fā)明的較佳實施例進行了描述。需要理解的是，本發(fā)明 并不局限于上述特定實施方式，其中未盡詳細描述的設(shè)備和結(jié)構(gòu)應(yīng)該理解為用本領(lǐng)域中的普通方式予以實施；任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發(fā)明的實質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。