本發(fā)明涉及時鐘電路技術(shù)領(lǐng)域，特別是涉及一種時鐘信號產(chǎn)生電路。

背景技術(shù)：

時鐘信號產(chǎn)生電路，通常用于提供具有恒定周期的重復(fù)信號，對諸如模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter，ADC)的數(shù)字同步電路進(jìn)行計時。

非重疊時鐘信號(non-overlap clock)是時鐘信號產(chǎn)生電路提供的一種典型的時鐘信號，通常用于開關(guān)電容積分器電路中。非重疊時鐘信號可以用于提供非反向時鐘信號和反向時鐘信號，非反向時鐘信號和反向時鐘信號均分別在對應(yīng)的延遲非反向時鐘信號和延遲反向時鐘信號之間翻轉(zhuǎn)。非反向時鐘信號和反向時鐘信號的轉(zhuǎn)變之間同樣也存在著延遲。

在將非重疊時鐘信號應(yīng)用于高速模數(shù)轉(zhuǎn)換器中使用的開關(guān)電容積分器電路中時，非重疊時間和時鐘相位延遲時間通常采用反相器延遲實現(xiàn)。現(xiàn)有技術(shù)中常規(guī)的多時鐘域非重疊時鐘信號產(chǎn)生電路，通常采用增加延遲線中的反相器時延的方式來實現(xiàn)。但是，這種做法存在著可靠性差且浪費功耗的問題。

技術(shù)實現(xiàn)要素：

本發(fā)明實施例解決的問題是如何提高時鐘信號產(chǎn)生電路所產(chǎn)生的非重疊時鐘信號的可靠性，并降低功耗。

為解決上述問題，本發(fā)明實施例提供了一種時鐘信號產(chǎn)生電路，所述差分信號產(chǎn)生包括：

延遲緩沖單元、反相單元、第一延遲線單元和第二延遲線單元；所述延遲緩沖單元的輸入端與具有預(yù)設(shè)占空比的時鐘信號耦接，輸出端與所述第一延遲線單元的第一輸入端耦接，并通過所述反相單元與所述第二延遲線單元的第一輸入端耦接，所述第一延遲線單元的輸出端與所述第二延遲線單元的第二輸入端耦接，所述第二延遲線單元的輸出端與所述第一延遲線單元的第二輸入端耦接；其中：

所述第一延遲線單元包括依次串聯(lián)連接的第一與非門邏輯運算子單元、第一延遲子單元和第一電平轉(zhuǎn)換電路；

所述第二延遲線單元包括依次串聯(lián)連接的第二與非門邏輯運算子單元、第二延遲子單元和第二電平轉(zhuǎn)換電路；

所述第一與非門邏輯運算子單元與第二與非門邏輯運算子單元結(jié)構(gòu)相同，第一延遲子單元和第二延遲子單元結(jié)構(gòu)相同，所述第一電平轉(zhuǎn)換電路和第二電平轉(zhuǎn)換電路結(jié)構(gòu)相同；

所述第一延遲子單元的輸出端輸出第一時鐘信號；所述第二延遲子單元的輸出端輸出第二時鐘信號；所述第一電平轉(zhuǎn)換電路的輸出端輸出第一延遲時鐘信號；所述第二電平轉(zhuǎn)換電路的輸出端輸出第二延遲時鐘信號。

可選地，所述延遲緩沖單元包括兩個串聯(lián)連接的非門。

可選地，所述反相單元包括一非門。

可選地，所述第一延遲子單元和第二延遲子單元結(jié)構(gòu)相同，分別包括兩個以上串聯(lián)連接的非門。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下的優(yōu)點：

上述的方案，通過在現(xiàn)有的第一延遲線單元中增加第一電平轉(zhuǎn)換子單元，并在第二延遲線單元中增加第二電平轉(zhuǎn)換子單元，可以使得第一延遲線單元輸出的兩個時鐘信號，與所述第二延遲線單元輸出的兩個時鐘信號的四個時鐘信號之間均不會同時出現(xiàn)高電平的情形，因此，可以提高時鐘信號產(chǎn)生電路的非重疊時鐘信號的可靠性。同時，第一電平轉(zhuǎn)換電路和第二電平轉(zhuǎn)換電路還可以分別在第一延遲線單元和第二延遲線單元中起到相應(yīng)的延遲作用，可以在現(xiàn)有的延遲單元的基礎(chǔ)上減少所使用的反相器的數(shù)量，因此，可以減少整個時鐘信號產(chǎn)生電路的功耗，節(jié)約能源。

附圖說明

圖1是現(xiàn)有技術(shù)中的一種時鐘信號產(chǎn)生電路的結(jié)構(gòu)示意圖；

圖2是圖1所示的時鐘信號產(chǎn)生電路產(chǎn)生的四個時鐘信號的波形示意圖；

圖3是本發(fā)明實施例中的一種時鐘信號產(chǎn)生電路的結(jié)構(gòu)示意圖；

圖4是圖3所示的信號產(chǎn)生電路產(chǎn)生的四個時鐘信號的波形示意圖。

具體實施方式

圖1示出了現(xiàn)有技術(shù)中的一種非重疊時鐘信號產(chǎn)生電路的結(jié)構(gòu)。請參見圖1所示，現(xiàn)有技術(shù)中的一種非重疊時鐘信號產(chǎn)生電路，可以包括延遲緩沖電路101、反相器102、第一延遲線電路103和第二延遲線電路104，以及電平轉(zhuǎn)換(level shift)電路105。

其中，第一延遲線電路103包括第一與非門1031和第一延遲電路1032。第二延遲線電路104包括第二與非門1041和第二延遲電路1042。其中，第一延遲電路1032和第二延遲電路1042的結(jié)構(gòu)相同。

延遲緩沖電路101的輸入端與預(yù)設(shè)的時鐘信號CLOCK-IN耦接，輸出端分別與第一與非門1031的第一輸入端和反相器102的輸入端耦接。

第一與非門1031的第二輸入端與所述第二延遲電路1042的輸出端耦接，輸出端與第一延遲電路1031的輸入端耦接。

第一延遲電路1031的輸出端分別與電平轉(zhuǎn)換電路105的輸入端和第二與非門1041的第一輸入端耦接。

第二與非門1041的輸出端與第二延遲電路1042的輸入端耦接。

第二延遲電路1041的輸出端分別與電平轉(zhuǎn)換電路105的輸入端和第一與非門1031的第二輸入端耦接。

工作時，預(yù)設(shè)的時鐘信號CLOCK-IN從延遲緩沖電路101輸入后，分別在第一延遲單元1031的輸出端輸出第一時鐘信號A，在第二延遲單元1042的輸出端輸出第二時鐘信號B。第一時鐘信號A和第二時鐘信號B在經(jīng)過電平轉(zhuǎn)換電路105之后，分別輸出第三時鐘信號A1和第四時鐘信號B1。第一時鐘信號A和第二時鐘信號B，以及第三時鐘信號A1和第四時鐘信號B1的輸出波形圖請參見圖2所示。

從圖2可以看出，第一時鐘信號A與第二時鐘信號B之間的相對時延，與第三時鐘信號A1和第四時鐘信號B1之間的相對時延相同，為第一延遲單元1031或者第二延遲單元1042的時延Tdm。同時，第一時鐘信號A與第三 時鐘信號A1之間的時延為電平轉(zhuǎn)換電路105的時延TL。

但是，時延TL可能會受到工藝、溫度、寄生電容等因素的影響而大于時延Tdm。這將會直接導(dǎo)致第二時鐘信號B和第三時鐘信號A1同時為高電平的情況的發(fā)生，這在高速電路中將會造成非常嚴(yán)重的影響。

為了解決上述問題，現(xiàn)有技術(shù)通常采用增加第一延遲單元1031或者第二延遲單元1042的時延Tdm，也即是增加第一延遲單元1031或者第二延遲單元1042中反相器的個數(shù)的方式，來控制時延Tdm大于時延TL。但是，由于受到外界各種因素的影響，這種做法仍然不可能完全確保時延Tdm大于時延TL，因此，存在著可靠性差的問題。同時，在第一延遲單元1031或者第二延遲單元1042中增加多個反相器，也會帶來功耗的浪費。

為解決現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明實施例采用的技術(shù)方案通過將現(xiàn)有的電平轉(zhuǎn)換電路轉(zhuǎn)移至第一延遲線單元和第二延遲線單元中，可以確保時鐘信號產(chǎn)生的時鐘信號之間不會同時出現(xiàn)同為高電平的情況，因此，可以時鐘信號產(chǎn)生的非重疊時鐘信號的可靠性，并可以減少整個時鐘信號產(chǎn)生電路的功耗，節(jié)約能源。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)的說明。

圖3示出了本發(fā)明實施例中的一種時鐘信號產(chǎn)生電路的結(jié)構(gòu)示意圖。如圖3所示的時鐘信號產(chǎn)生電路，可以包括：延遲緩沖單元301、反相單元302、第一延遲線單元303和第二延遲線單元304。

在本發(fā)明一實施例中，延遲緩沖單元303包括兩個串聯(lián)連接的非門，反相單元302為一非門。

其中，延遲緩沖單元303的輸入端與具有預(yù)設(shè)占空比的時鐘信號CLOCK-IN耦接，輸出端與第一延遲線單元303的第一輸入端耦接，并通過反相單元302與第二延遲線單元304的第一輸入端耦接。第一延遲線單元303的輸出端與第二延遲線單元304的第二輸入端耦接，第二延遲線單元304的輸出端與第一延遲線單元303的第二輸入端耦接。

第一延遲線單元303包括依次串聯(lián)連接的第一與非門邏輯運算子單元 3031、第一延遲子單元3032和第一電平轉(zhuǎn)換電路3033。

第二延遲線單元304包括依次串聯(lián)連接的第二與非門邏輯運算子單元3041、第二延遲子單元3042和第二電平轉(zhuǎn)換電路3043。

第一與非門邏輯運算子單元3031與第二與非門邏輯運算子單元3041結(jié)構(gòu)相同，第一延遲子單元3032和第二延遲子單元3042結(jié)構(gòu)相同，第一電平轉(zhuǎn)換電路3033和第二電平轉(zhuǎn)換電路3043結(jié)構(gòu)相同。

在本發(fā)明一實施例中，第一延遲子單元3032和第二延遲子單元3042分別包括兩個以上串聯(lián)連接的非門。

在具體實施中，預(yù)設(shè)的時鐘信號CLOCK-IN從延遲緩沖電路301輸入后，分別在第一延遲子單元3032的輸出端輸出第一時鐘信號S1，在第二延遲單元3042的輸出端輸出第二時鐘信號S2。

第一延遲子單元3032輸出第一時鐘信號S1經(jīng)過第一電平轉(zhuǎn)換單元3033處理后輸出第一延遲時鐘信號D1，第二延遲子單元3042輸出端輸出的第一時鐘信號S2經(jīng)過第二電平轉(zhuǎn)換單元3043處理后輸出第二延遲時鐘信號D2。

其中，第一時鐘信號S1和第二時鐘信號S2，以及第一延遲時鐘信號D1和第二延遲時鐘信號D2的輸出波形圖請參見圖4所示。

從圖4可知，第一時鐘信號S1和第二時鐘信號S2之間的相對時延為第一延遲子單元3032產(chǎn)生的時延。第一延遲時鐘信號D1和第二延遲時鐘信號D2的相對時延為第二延遲子單元3042產(chǎn)生的時延。由于第一延遲子單元3032與第二延遲子單元3042結(jié)構(gòu)相同，使得第一延遲子單元3032產(chǎn)生的時延和第二延遲子單元3042產(chǎn)生的時延相同。

其中，第一時鐘信號S1與第一延遲時鐘信號D1之間的時延為第一電平轉(zhuǎn)換電路3033產(chǎn)生的時延。第二時鐘信號S2與第二延遲時鐘信號D2之間的時延為第二電平轉(zhuǎn)換電路3043產(chǎn)生的時延。

同時，第一時鐘S1與第二延遲時鐘信號D2之間的時延將滿足如下的公式：

Tdn＝Td2+TL (1)

其中，Tdn第一時鐘S1與第二延遲時鐘信號D1之間的時延，Td2表示所述第一延遲子單元的時延，TL表示所述第一電平轉(zhuǎn)換電路的時延。

同理，第二時鐘S2與第一延遲時鐘信號D1之間的時延也將滿足上述的公式(1)。

通過公式(1)可以得出，第一時鐘S1與第二延遲時鐘信號D2之間的時延，及第二時鐘S2與第一延遲時鐘信號D1之間的時延，均大于第一時鐘信號S1與第一延遲時鐘信號D1之間的時延，或者第二時鐘信號S2與第二延遲時鐘信號D2之間的時延，從而可以使得第一時鐘S1與第二延遲時鐘D2，以及第二時鐘S2和第一延遲時鐘D1之間均不同同時出現(xiàn)同為高電平的情形。因此，上述的方案可以產(chǎn)生可靠的多時鐘域的非重疊時鐘信號。

同時，第一電平轉(zhuǎn)換電路3033和第二電平轉(zhuǎn)換電路3043還可以分別在第一延遲線單元303和第二延遲線單元304中起到相應(yīng)的延遲作用，可以在現(xiàn)有的延遲單元的基礎(chǔ)上減少所使用的反相器的數(shù)量，因此，可以減少整個時鐘信號產(chǎn)生電路的功耗，節(jié)約能源。

以上對本發(fā)明實施例的方法及系統(tǒng)做了詳細(xì)的介紹，本發(fā)明并不限于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。