本發(fā)明針對集成電路組件，具體而言，針對一種使用穆勒(Muller)C元件的時鐘切換電路.

背景技術(shù)：

在具有多個時鐘的集成電路(IC)中，提供了一種切換電路。最常規(guī)的切換電路包括多個觸發(fā)器，其以晶體管形式耗費了大量電路板面積(或芯片面積).另外，這種電路在一個時鐘停止時通常不能完成切換功能.

因此，希望提供一種時鐘切換電路，其使用較少的晶體管，從而耗費較小的空間，即使一個時鐘停止時也可以完成切換，并且易于擴展以容納更多的時鐘。

附圖說明

借助附圖中所示的其實施例示例性而非限制性地示出了本發(fā)明，在附圖中，相似的附圖標(biāo)記指示相似的要素.出于簡單和清楚示出了圖中的要素，但不一定按照比例繪制.值得注意地，相對于某些水平尺寸夸大了某些垂直尺寸。

在附圖中：

圖1是根據(jù)本發(fā)明的第一優(yōu)選實施例的時鐘切換電路的示意性電路圖；

圖2A是傳統(tǒng)穆勒C元件的示意性電路圖；

圖2B是可適用于圖2A的穆勒C元件的邏輯值表；

圖3是用于圖1的時鐘切換電路中的延遲單元的示意性電路圖；

圖4是根據(jù)本發(fā)明的第二優(yōu)選實施例的時鐘切換電路的示意性電路圖；及

圖5是根據(jù)本發(fā)明的第三優(yōu)選實施例的時鐘切換電路的示意性電路圖。

具體實施方式

在一個實施例中，本發(fā)明提供了一種時鐘切換電路，包括：第一時鐘線，提供第一時鐘信號；第二時鐘線，提供第二時鐘信號；第一選擇線，提供第一選擇信號；第二選擇線，提供第二選擇信號；第一穆勒C元件，在其輸入連接 到第一時鐘線和第一選擇線；第二穆勒C元件，在其輸入連接到第一選擇線和第一邏輯門的輸出；第三穆勒C元件，在其輸入連接到第二選擇線和第二邏輯門的輸出；第四穆勒C元件，在其輸入連接到第二選擇線和第二時鐘線；第一延遲單元，在其輸入連接到第一時鐘線和第二穆勒C元件的輸出；第二延遲單元，在其輸入連接到第三穆勒C元件的輸出和第二時鐘線；第一AND門，在其輸入連接到第一時鐘線、第一穆勒C元件的輸出和第一延遲單元的輸出；第二AND門，在其輸入連接到第二延遲單元的輸出、第四穆勒C元件的輸出和第二時鐘線；及OR門，在其輸入連接到第一和第二AND門的輸出，并在其輸出提供輸出時鐘信號.第一選擇信號用于將第一時鐘信號選擇為輸出時鐘信號，第二選擇信號用于將第二時鐘信號選擇為輸出時鐘信號.

在另一個實施例中，本發(fā)明提供了一種時鐘切換電路，包括：多條時鐘線，每一條時鐘線都提供各自的時鐘信號；OR門，提供輸出時鐘信號；多條選擇線，每一條選擇線都對應(yīng)于多條時鐘線中各自的一條時鐘線，并提供選擇信號，用于將相應(yīng)的時鐘信號選擇為輸出時鐘信號；及多個時鐘選擇模塊。每一個時鐘選擇模塊都包括第一穆勒C元件，其輸入連接到相應(yīng)的時鐘線和相應(yīng)的選擇線，及第二穆勒C元件，其輸入連接到相應(yīng)的選擇線和第一AND門的輸出。第一AND門的一個輸入連接到相應(yīng)的選擇線，在另一個輸入接收OR門的輸出的反相值.延遲單元的輸入連接到相應(yīng)的時鐘線和第二穆勒C元件的輸出.第二AND門的輸入連接到相應(yīng)的時鐘線、第一穆勒C元件的輸出和延遲單元的輸出。第二AND門的輸出連接到OR門的輸入。

選擇參考附圖，其中，在幾個附圖通篇中相同的附圖標(biāo)記用于標(biāo)明相同的組件，圖1中顯示了根據(jù)本發(fā)明的時鐘切換電路10的第一實施例。圖1中的電路10包括第一時鐘線12和第二時鐘線14，其分別提供第一和第二時鐘信號clk₁、clk₂。但應(yīng)理解，電路10可以包括多于兩條時鐘線，例如圖5中所示的.

電路10還包括第一選擇線16和第二選擇線18，其分別提供第一和第二選擇信號select₁、select₂.在圖1所示的實施例中，第二選擇線18是反相器20的輸出，反相器20在其輸入連接到第一選擇線16.因而，實施例中所示的第二選擇信號select₂是第一選擇信號select₁的反相形式。但這個結(jié)構(gòu)可以反過來，或者第一和第二選擇信號select₁、select₂可以是分離且獨立的信號。第一和第二選擇信號select₁、select₂用于選擇相應(yīng)的第一或第二時鐘信號clk₁、clk₂，以便用 作在電路10的輸出22的輸出時鐘信號out_clk.

電路10還包括多個穆勒C元件24、26、28、30.在圖2A中顯示了常規(guī)穆勒C元件設(shè)計。穆勒C元件接收兩個輸入A、B，二者都饋送到構(gòu)成上拉網(wǎng)絡(luò)的各自的p型金屬氧化物半導(dǎo)體(PMOS)晶體管M0、M1和構(gòu)成下拉網(wǎng)絡(luò)的各自的n型(NMOS)晶體管M2、M3。在網(wǎng)絡(luò)之間的節(jié)點輸出到具有反相器11的鎖存器，反相器11耦合到穆勒C元件的輸出Z，并與弱反相器13并聯(lián)連接.但穆勒C元件的其它設(shè)計也可以適于本發(fā)明，包括具有復(fù)位能力等的設(shè)計.

圖2B顯示了用于穆勒C元件的輸入A、B和輸出Z的常規(guī)邏輯表.如果輸入A、B為低，輸出Z也為低.如果輸入A、B都為高，輸出Z也為高.如果輸入A、B不同，輸出Z就保持其當(dāng)前狀態(tài).

再次參考圖1，第一穆勒C元件24的輸入連接到第一時鐘線12和第一選擇線16.第二穆勒C元件26的輸入連接到第一選擇線16和第一邏輯門32的輸出.在圖1所示的實施例中，第一邏輯門32優(yōu)選地是NOR門，其輸入連接到第二選擇線18和第二時鐘線14.

第二穆勒C元件26的輸出連接到第一延遲單元34的輸入D，第一延遲單元34的另一個輸入連接到第一時鐘線12.延遲單元34可以將從第二穆勒C元件26接收的信號的上升沿延遲到第一時鐘信號clk₁的下降沿.

圖3中顯示了第一延遲單元34的示例性實施例.第一延遲單元34優(yōu)選地包括第一延遲穆勒C元件36，其輸入連接到第二穆勒C元件26的輸出和第一時鐘線12.第一延遲單元34的延遲反相器38也在其輸入連接到第一時鐘線12.第一延遲穆勒C元件36和延遲反相器38的產(chǎn)生的輸出可以連接到第二延遲穆勒C元件40的輸入，第二延遲穆勒C元件40的輸出充當(dāng)?shù)谝谎舆t單元34的輸出.

第一AND門42的輸入連接到第一時鐘線12、第一穆勒C元件24的輸出和第一延遲單元34的輸出.第一和第二穆勒C元件24、26、第一邏輯門32、第一延遲單元34和第一AND門42優(yōu)選地共同構(gòu)成時鐘切換“模塊”，用于選擇第一時鐘信號clk₁。

電路10中還提供了用于第二時鐘信號clk₂的時鐘切換模塊。第三穆勒C元件28的輸入連接到第二時鐘線14和第二選擇線18.第四穆勒C元件30的輸入連接到第二選擇線18和第二邏輯門33的輸出。與第一邏輯門32一樣，本實 施例中的第二邏輯門33優(yōu)選地是NOR門，盡管其輸入連接到第一選擇線16和第一時鐘線12.

第四穆勒C元件30的輸出連接到第二延遲單元44的輸入D，其另一個輸入連接到第二時鐘線14.第二延遲單元44優(yōu)選地具有與第一延遲單元34相同的結(jié)構(gòu)，如圖3中所示的.第二AND門46的輸入連接到第二時鐘線14、第三穆勒C元件28的輸出和第二延遲單元44的輸出.第一和第二AND門42、46的輸出連接到OR門48的輸入，OR門48在電路輸出22提供輸出時鐘信號out_clk。

現(xiàn)在參考圖4，顯示了時鐘切換電路的第二實施例.第二實施例類似于上述的第一實施例。相似的附圖標(biāo)記用于相似的要素，除了將百位數(shù)字用于第二實施例.因此，省略了第二實施例的完整說明，僅說明區(qū)別.

在圖4所示的時鐘切換電路110的實施例中，第一邏輯門132是AND門，而不是如圖1所示的NOR門.第一邏輯門132連接到第一選擇線116，還接收OR門122的輸出的反相值，表示在第一選擇信號select₁與輸出時鐘信號out_clk的反相值之間做出邏輯比較。類似地，第二邏輯門133是AND門，一個輸入連接到第二選擇線118，在另一個輸入接收OR門122的輸出的反相值.

在兩個實施例中，與使用觸發(fā)器的傳統(tǒng)時鐘切換電路相比，切換電路10、110使用較少的晶體管，占用較小的面積.

本發(fā)明的實施例還允許擴展時鐘切換電路以便與多個時鐘源一起使用.例如，圖5顯示了時鐘切換電路210，具有n條時鐘線212₁-212_n，分別提供n個時鐘信號clk₁-clk_n.還提供了多條選擇線216₁-216_n，以對應(yīng)于各自的一條時鐘線212₁-212_n，并且用于將相應(yīng)的時鐘信號clk₁-clk_n選擇為在電路210的輸出222的輸出時鐘信號out_clk.

每一條時鐘線212₁-212_n及相應(yīng)的選擇線216₁-216_n都與多個時鐘選擇模塊之一相關(guān)聯(lián)。如上解釋的，參考與第n條時鐘線212_n相關(guān)聯(lián)的時鐘選擇模塊，每一個時鐘選擇模塊都包括：第一穆勒C元件224_n，其輸入連接到相應(yīng)的時鐘和選擇線212_n、216_n；及第二穆勒C元件226_n，其輸入連接到相應(yīng)的時鐘和選擇線216_n和第一邏輯門232_n的輸出(優(yōu)選地為AND門，其輸入連接到相應(yīng)的選擇線216_n，另一個輸入接收OR門248的輸出的反相值).每一個時鐘選擇模塊還包括延遲單元234_n，其輸入連接到相應(yīng)的時鐘線212_n和第二穆勒C元件 226_n的輸出.延遲單元234_n優(yōu)選地與圖3中所示的相同.時鐘選擇模塊還優(yōu)選地包括AND門242_n，其輸入連接到相應(yīng)的時鐘線212_n、第一穆勒C元件224_n的輸出和延遲單元234_n的輸出，而其輸出連接到OR門248的輸入。

在前述說明書中，參考本發(fā)明實施例的特定示例說明了本發(fā)明.但顯然，在不脫離如所附權(quán)利要求書闡述的本發(fā)明的寬泛精神和范圍的情況下，可以由此做出多個修改和變化.

所述的連接可以是任何適合于來于各節(jié)點、單元或設(shè)備(例如經(jīng)由中間設(shè)備往)傳送信號的類型的連接.因此，除非暗示了或者另有表述，連接可以是直接連接或者間接連接.可以參考單個連接、多個連接、單向連接或雙向連接來示出或說明連接。但不同實施例可以改變連接的實現(xiàn)方式。例如，可以使用單獨的單向連接，而不是雙向連接，反之亦然.此外，可以用以串行或時分復(fù)用方式傳送多個信號的單個連接代替多個連接。類似地，傳送多個信號的單個連接可以分為傳送這些信號的子集的多個不同連接。因此，存在用于傳送信號的多個選項。

盡管在示例中說明了特定傳導(dǎo)類型或電位的極性，但會意識到，傳導(dǎo)類型和電位的極性可以相反.本文所述的每一個信號都可以設(shè)計為正或負(fù)邏輯.在負(fù)邏輯信號的情況下，信號是低電平有效，其中，邏輯真狀態(tài)對應(yīng)于邏輯電平零.在正邏輯信號情況下，信號是高電平有效，其中，邏輯真狀態(tài)對應(yīng)于邏輯電平一.注意，本文所述的任何信號都可以設(shè)計為負(fù)或正邏輯信號.因此，在可替換的實施例中，說明為正邏輯信號的那些信號可以實施為負(fù)邏輯信號，而說明為負(fù)邏輯信號的那些信號可以實施為正邏輯信號.

在優(yōu)選實施例中將開關(guān)元件說明為晶體管，但其它類型的切換電路，例如機械開關(guān)、繼電器等，也可以使用這些開關(guān)元件。另外，盡管將某些晶體管說明為PMOS或NMOS類型，但傳導(dǎo)性可以相反，仍舊適于本發(fā)明。

在權(quán)利要求書中，詞語“包括”或“具有”不排除存在除了權(quán)利要求中列出的以外的其它元件或步驟.此外，本文使用的詞語“一”定義為一個或多于一個.此外，權(quán)利要求書中諸如“至少一個”和“一個或多個”的引導(dǎo)短語的使用不應(yīng)解釋為暗示由不定冠詞“一”對另一個權(quán)利要求要素的引導(dǎo)將包含如此引導(dǎo)的權(quán)利要求要素的任何特定權(quán)利要求限定為僅包含一個這種要素的發(fā)明，即使相同的權(quán)利要求包括引導(dǎo)短語“一個或多個”或“至少一個”和諸如“一”的不定冠詞.對 于定冠詞的使用也是如此。除非另有表述，諸如“第一”和“第二”的詞語用于在這種詞語說明的要素之間任意地區(qū)分。因而，這些詞語不必然旨在表示這種要素的時間或其它優(yōu)先級.在彼此不同的權(quán)利要求中表述某些手段的事實不表示這些手段的組合不能加以利用。