本發(fā)明大體涉及集成電路器件，具體地，涉及在集成電路器件中提供電壓電平移位的電路和方法。

背景技術(shù)：

集成電路常常涉及數(shù)據(jù)傳輸，不管是在集成電路內(nèi)部的數(shù)據(jù)傳輸還是與外部裝置的數(shù)據(jù)傳輸。數(shù)據(jù)傳輸在大多數(shù)集成電路中都是重要的方面。數(shù)據(jù)傳輸?shù)腻e誤不僅僅影響集成電路的運行，而且也影響結(jié)合該集成電路器件的裝置或系統(tǒng)的運行。而且，數(shù)據(jù)傳輸還影響集成電路器件的性能。例如，數(shù)據(jù)傳輸?shù)乃俣瓤赡苋Q于數(shù)據(jù)的電壓電平，因此也取決于集成電路器件的速度。

數(shù)據(jù)傳輸?shù)湫偷匕凑疹A(yù)定的標準被執(zhí)行，其中數(shù)據(jù)信號必須符合特定的定時(timing)和電壓特征。更重要地，在集成電路中，可能需要以與數(shù)據(jù)的原始電壓不同的電壓來傳輸數(shù)據(jù)。例如，集成電路可能實施不同的電源參考電壓，其中集成電路的特定電路可能在第一參考電壓上運行，而其它電路可能在第二參考電壓上運行。因此，有必要在集成電路中執(zhí)行信號的電壓電平轉(zhuǎn)換。因此，希望提供從特定電壓到更高電壓的電壓電平轉(zhuǎn)換的改進電路。

技術(shù)實現(xiàn)要素：

公開了用于在集成電路中提供電壓電平移位的電路。所述電路包括：反相器，其具有被耦接以接收具有第一電壓電平的輸入信號的輸入；輸出級，其具有與第二晶體管串聯(lián)耦接的第一晶體管，以及輸出節(jié)點，其在所述第一晶體管與第二晶體管之間，輸出節(jié)點生成具有第二電壓電平的輸出信號。所述第二晶體管的柵極被耦接到反相器的輸出。上拉晶體管，其被耦接在具有所述第二電壓電平的參考電壓與所述第一晶體管的柵極之間。開關(guān)，其被耦接在所述第一晶體管的柵極與所述第二晶體管的柵極之間，以控制在所述第一晶體管的柵極上的電壓。

可選地，所述第一晶體管包括第一p溝道晶體管；所述第二晶體管包括第一n溝道晶體管；以及所述開關(guān)包括與第二n溝道晶體管并聯(lián)耦接的第二p溝道晶體管。

可選地，所述開關(guān)的第一源極/漏極對被耦接到所述第一p溝道晶體管的柵極。

可選地，所述開關(guān)的第二源極/漏極對被耦接到所述第一n溝道晶體管的柵極。

可選地，所述第二n溝道晶體管的柵極被耦接到所述反相器的輸入。

可選地，所述第二p溝道晶體管的柵極被耦接到所述第一p溝道晶體管的柵極。

可選地，所述輸出節(jié)點被耦接到所述上拉晶體管的柵極。

根據(jù)另一個實施例，一種用于在集成電路中提供電壓電平移位的電路，其包括：第一電路模塊，其被耦接以接收具有第一電壓電平的第一參考信號；第二電路模塊，其被耦接以接收具有所述第二電壓電平的第二參考信號；以及電壓電平移位電路。所述電壓電平移位電路包括：反相器，其具有被耦接以接收具有所述第一電壓電平的輸入信號的輸入；輸出級，其具有與第二晶體管串聯(lián)耦接的第一晶體管，以及輸出節(jié)點，其在所述第一晶體管與第二晶體管之間，生成具有第二電壓電平的輸出信號。所述第二晶體管的柵極被耦接到反相器的輸出。上拉晶體管，其被耦接在具有所述第二電壓電平的參考電壓與所述第一晶體管的柵極之間。開關(guān)，其被耦接在所述第一晶體管的柵極與所述第二晶體管的柵極之間，以控制在所述第一晶體管的柵極上的電壓。

可選地，所述第一晶體管包括第一p溝道晶體管；所述第二晶體管包括第一n溝道晶體管；以及所述開關(guān)包括與第二n溝道晶體管并聯(lián)耦接的第二p溝道晶體管。

可選地，所述開關(guān)的第一源極/漏極對被耦接到所述第一p溝道晶體管的柵極，并且所述開關(guān)的第二源極/漏極對被耦接到所述第一n溝道晶體管的柵極。

可選地，所述第二n溝道晶體管的柵極被耦接到所述反相器的輸入，并且所述第二p溝道晶體管的柵極被耦接到所述第一p溝道晶體管的柵極。

可選地，所述輸出節(jié)點被耦接到所述上拉晶體管的柵極。

可選地，所述第一電路模塊包括：可配置邏輯單元和所述電壓電平移位電路。

可選地，所述集成電路包括多個電路模塊，所述多個電路模塊包括所述第一電路模塊和所述第二電路模塊；以及所述多個電路模塊中的每個電路模塊均包括：可配置邏輯單元和電平移位電路。

還描述了一種在集成電路中提供電壓電平移位的方法。所述方法包括：將具有第一電壓電平的輸入信號耦接到反相器的輸入；將輸出級的第一晶體管與所述輸出級的第二晶體管串聯(lián)耦接；將所述第二晶體管的柵極耦接到所述反相器的輸出；將上拉晶體管耦接在具有第二電壓電平的參考電壓與所述第一晶體管的柵極之間；用被耦接在所述第一晶體管的柵極與所述第二晶體管的柵極之間的開關(guān)來控制在所述第一晶體管的柵極處的電壓；以及在所述第一晶體管與第二晶體管之間的輸出節(jié)點處生成具有所述第二電壓電平的輸出信號。

可選地，用被耦接在所述第一晶體管的柵極與所述第二晶體管的柵極之間的開關(guān)來控制在所述第一晶體管的柵極處的電壓包括：實施的所述開關(guān)具有p溝道晶體管，所述p溝道晶體管與n溝道晶體管并聯(lián)耦接。

可選地，所述方法還包括：將所述開關(guān)的第一源極/漏極對耦接到所述第一p溝道晶體管的柵極；以及將所述開關(guān)的第二源極/漏極對耦接到所述第一n溝道晶體管的柵極。

可選地，所述方法還包括：將所述第二n溝道晶體管的柵極耦接到所述反相器的輸入，以及將所述第二p溝道晶體管的柵極耦接到所述第一p溝道晶體管的柵極。

可選地，所述方法還包括：將在所述輸出節(jié)點處的輸出信號耦接到所述上拉晶體管的柵極。

可選地，所述方法還包括：在所述集成電路中實施包括所述第一電路模塊和第二電路模塊的多個電路模塊。所述多個電路模塊中的每個電路塊均包括：可配置邏輯單元和電平移位電路。

通過考慮具體實施方式和權(quán)利要求將了解其它特征。

附圖說明

圖1是集成電路的框圖，其具有能夠進行電壓電平移位的電路；

圖2是圖1的集成電路的可編程資源的一部分的框圖；

圖3是圖2的電路的兩個可配置邏輯單元的框圖；

圖4是圖2的電路的可配置邏輯單元的陣列的框圖，其具有用戶可選擇的電壓電平移位電路；

圖5是圖4的電路的選擇電路401的框圖；

圖6是圖2的電壓電平移位電路212的框圖；

圖7是示出圖5的電平移位電路的運行的時序圖；

圖8是用于對具有可編程資源的器件進行編程的系統(tǒng)的框圖；

圖9是具有可編程資源的器件的框圖，其中可編程資源能夠?qū)嵤﹫D1-6的電路；

圖10是圖9的器件的可配置邏輯單元的框圖；以及

圖11是示出在集成電路器件中提供電壓電平移位的方法的流程圖。

具體實施方式

雖然說明書包括對本發(fā)明的一個或多個實施例的特征進行限定的且被認為具有新穎性的權(quán)利要求，但可以相信，通過結(jié)合附圖來考慮說明書將更好地理解該方法和電路。雖然公開了各種電路和方法，但應(yīng)當理解，所述電路和方法僅僅是創(chuàng)造性布置的示例，它們可以以各種形式被體現(xiàn)。因此，說明書中公開的特定的結(jié)構(gòu)和功能細節(jié)不應(yīng)當被解釋為限制，而應(yīng)當僅被解釋為用作權(quán)利要求的基礎(chǔ)，以及用于教導(dǎo)本領(lǐng)域技術(shù)人員的代表性基礎(chǔ)，從而使本領(lǐng)域技術(shù)人員能夠以不同的方式利用實質(zhì)上的創(chuàng)造性布置和適當復(fù)雜的結(jié)構(gòu)。而且，在此使用的術(shù)語和措辭并非意圖限制，而是提供對電路和方法的能理解的描述。

下面闡述的電路和方法描述信號在兩個功率域(power domain)之間的電平移位，并且在兩個功率域的電平不是相差太遠的場合下找到具體的應(yīng)用。與傳統(tǒng)的電平移位器相比較，該電路和方法具有更低的延遲和面積開銷的優(yōu)點。電平移位器也可以被合并在可編程邏輯器件(PLD)的互連架構(gòu)中，諸如現(xiàn)場可編程邏輯器件(FPGA)。FPGA架構(gòu)由CLE和互連元件組成，其中用戶可以通過該架構(gòu)實施自定義的數(shù)據(jù)路徑。與傳統(tǒng)的方案相比，F(xiàn)PGA架構(gòu)這樣的實施例在實現(xiàn)電平移位時沒有任何額外的延時開銷。各個CLE/互連元件可根據(jù)客戶要求而被編程用于低功率/高速度模式。使用具有電源的串聯(lián)NMOS和PMOS晶體管并使用NMOS晶體管可以實施該模式，從而創(chuàng)建虛擬低壓電源導(dǎo)軌Vdd-Vth。電壓電平移位電路可被用于將具有特定電壓電平的信號轉(zhuǎn)換成更高的電壓電平。

更具體地，一種用于在集成電路中提供電壓電平移位的電路，其可包括：反相器，其具有被耦接以接收具有第一電壓電平的輸入信號的輸入；輸出級，其具有與第二晶體管串聯(lián)耦接的第一晶體管，以及輸出節(jié)點，其在第一晶體管與第二晶體管之間，以生成具有第二電壓電平的輸出信號。第二晶體管的柵極被耦接到反相器的輸出。上拉晶體管，其被耦接在具有第二電壓電平的參考電壓與第一晶體管的柵極之間。開關(guān)，其被有利地耦接在所述第一晶體管的柵極與所述第二晶體管的柵極之間，以控制在第一晶體管的柵極上的電壓，其中開關(guān)和上拉晶體管能夠使信號在功率參考電壓VDDL與更高的功率參考電壓VDDH之間進行電壓轉(zhuǎn)換。與具有弱的上拉晶體管(被耦接在較高電壓與生成輸出信號的最后的反相器的輸入之間)的傳統(tǒng)電平移位器相比，所述電路和方法提供具有改進的轉(zhuǎn)換速率的、更快的電壓電平轉(zhuǎn)換。

首先參考圖1，圖1示出了集成電路的框圖，該集成電路具有能夠進行電壓電平移位的電路。具體地，輸入/輸出端口102被耦接到控制電路104，控制電路104控制具有配置存儲器108的可編程資源106?？梢酝ㄟ^配置控制器110將配置數(shù)據(jù)(在下面參照圖9-11更詳細地進行描述)提供到配置存儲器108。所述配置數(shù)據(jù)使得可配置單元109能夠運行，這將在下面參照圖11更詳細地進行描述。雖然在下面更詳細地顯示和描述了CLE，但應(yīng)當理解，可以與任何類型的集成電路一起來使用電壓電平移位電路，并且電壓電平移位電路能夠使得不同于CLE的電路模塊交替地接通電源。單獨的存儲器112(例如可以是非易失性存儲器)可被耦接到控制電路104和可編程資源106。另一個電路114可被耦接到控制電路104和存儲器112，并且可以借助于I/O端口116與集成電路器件外部的信號進行通信。其它I/O端口可被耦接到集成電路器件的電路，諸如，所示的被耦接到控制電路104的I/O端口118。

現(xiàn)參考圖2，圖2示出了圖1的集成電路的可編程資源的一部分202的框圖。以矩陣顯示的多個CLE被耦接以接收多個電壓中的至少一個電壓。雖然顯示了三行CLE，且該三行CLE包括具有CLE 203和206-210的第一行、具有CLE 214-220的第二行和具有CLE 224-230的第三行，但應(yīng)當理解，CLE的矩陣可包括更多數(shù)目的CLE的行和列。接收第一電源參考電壓的CLE在圖2上被稱為低功率CLE，以及接收高于第一電源參考電壓的第二電壓的CLE被稱為高功率CLE。每個CLE均包括多個輸入204，并且具有至少一個輸出205。

通過圖2的CLE的一個路徑，高功率CLE 224的輸入232被耦接以接收輸入信號(IN)，并且在CLE 224的輸出234處的、具有高電壓(例如，VDDH)的輸出信號被耦接到高功率CLE 216的輸入235。高功率CLE 216也被耦接到低功率CLE 214的輸出236，因此在輸入237處接收具有較低電壓(例如，VDDL)的輸入信號。CLE 216的輸出238被耦接到CLE 218的輸入240，并且輸出242被耦接到CLE 210的輸入244，CLE 210在輸出246處生成輸出信號(OUT)。然而，為了使高功率CLE 216在它的輸入204處能夠處理數(shù)據(jù)，電壓電平轉(zhuǎn)換器212被包括在CLE 214的輸出與CLE 216的輸入之間。也就是說，從低功率域(例如，VDDL域)過渡到高功率域(例如，VDDH域)的信號，或從某一高功率域過渡到另一高功率域的信號，需要電平移位，正如下面更詳細地描述的。

雖然電壓電平轉(zhuǎn)換器212被顯示為獨立于CLE，并且被實施為互連結(jié)構(gòu)的一部分，但是正如下面更詳細地描述的，應(yīng)當理解的是，電壓電平轉(zhuǎn)換器212可被實施為CLE的一部分。而且，雖然根據(jù)如圖2中突出顯示的特定數(shù)據(jù)路徑的需要只顯示了單個電壓電平轉(zhuǎn)換器212，但應(yīng)當理解，電壓電平轉(zhuǎn)換器可以與每個CLE的每個輸出相關(guān)聯(lián)，其中電壓電平轉(zhuǎn)換器可被選擇地使用，正如下面將更詳細地描述的。

現(xiàn)參考圖3，圖3示出了圖2的電路的兩個可配置邏輯單元109的框圖。圖3顯示第一CLE 109，第一CLE 109具有CLE模塊302和對應(yīng)的互連模塊304，CLE模塊302在輸入303處接收參考電壓，對應(yīng)的互連模塊304在輸入305和309處接收參考電壓，第一CLE 109的輸出被耦接到具有CLE模塊306和對應(yīng)的互連模塊308的第二CLE 109。圖3的電路布置顯示了這樣的結(jié)構(gòu)：CLE 302的輸出處于第一電壓電平VDD1(基于被施加到輸入303的VDD1參考電壓)并且被轉(zhuǎn)換成更高的電壓電平VDD2，以使得由CLE模塊306收的電壓電平是適當?shù)碾妷弘娖剑珻LE模塊306以在輸入307處接收的更高的電壓電平進行操作。將參照圖6更詳細地對接收VDD1和VDD2的電壓電平轉(zhuǎn)換器212的操作進行描述。在圖10中更詳細地顯示了CLE模塊302和306。

現(xiàn)在參照圖3的電路的連接，第一互連線310被耦接到CLE模塊302的輸入312，而第二互連線314被耦接到第二輸入316。雖然只顯示了兩個輸入，但也可以如圖2所示的那樣實施CLE的另外的輸入。而且，圖3的互連連接被提供來顯示被連接的兩個相鄰的CLE模塊。然而，應(yīng)當理解，可以用如圖2顯示的和下面參照圖4描述的不同的行或列來連接CLE 109。CLE模塊302的輸出322通過互連線325被耦接到互連模塊304的輸入324，而輸出326通過互連線329被耦接到輸入328。

也為第二CLE 109提供了互連。具體地，在第一CLE 109的互連模塊304與第二CLE 109的CLE模塊306之間提供了互連?；ミB模塊304的輸出330通過互連線333被耦接到CLE模塊306的輸入332，而輸出334通過互連線337被耦接到輸入336。CLE模塊306的輸出342通過互連線345被耦接到互連模塊308的輸入344，而輸出346通過互連線349被耦接到輸入388。最后，互連模塊308的輸出能夠提供可被路由到其它CLE的信號。也就是，輸出350使得能夠在信號線352上生成第一輸出信號，而輸出354使得能夠在信號線356上生成第二輸出信號。因此，電平移位器總是在路徑上，并且根據(jù)加到電平移位器的電源(例如，在設(shè)計中由電源開關(guān)控制)，每個電平移位器均能夠在以下兩種狀態(tài)中的一種下進行工作：(VDD1＝VDD2)或(VDD1<VDD2)。

互連模塊304包括與對應(yīng)的輸入324和328相關(guān)聯(lián)的兩條路徑，每條路徑均具有電壓電平移位器212。具體地，互連模塊304的輸入324被耦接到電壓電平移位器212的輸入361，而輸出362被耦接到多路復(fù)用器366的輸入364。輸入328被耦接到第二電壓電平移位器212和多路復(fù)用器366的對應(yīng)的輸入368，其中在輸出370和372處生成被選擇的輸出信號。每個電壓電平移位器在圖3的其它互連模塊中都被類似地實施，如以上對于被耦接到輸入324的電壓電平移位器212所描述的。

現(xiàn)參考圖4，圖4示出了具有電壓電平移位電路的可配置邏輯單元109的陣列的框圖。該陣列包括如圖3所示的多個CLE 109，其中互連電路能夠?qū)⒍鄠€信號路由到對應(yīng)的CLE模塊的輸入。具體地，選擇電路401(在此被顯示為多路復(fù)用器)被耦接來接收在輸入線402上的多個輸入信號，輸入線402被耦接到選擇電路401的對應(yīng)的輸入404-408。由例如對配置比特進行存儲的存儲器單元生成的控制值410被耦接到控制線412。從互連模塊304的輸出線333和337以及輸入線402可以清楚看到的，互連單元(這將參照圖9更詳細地描述)能夠連接如圖2所示的各種輸入和輸出。通過將新的電平移位器集成到例如FPGA的互連單元中，與傳統(tǒng)的電平移位器相比較，所提供的期望的電平移位具有在數(shù)據(jù)路徑中的最小附加延時。

現(xiàn)參考圖5，圖5示出了圖4的電路的選擇電路401的框圖。更具體地，選擇電路401包括第一多路復(fù)用器502和第二多路復(fù)用器504，每個多路復(fù)用器均被耦接來接收在多條信號線506上的多個信號。分別在輸出端508和510處生成用于第一和第二多路復(fù)用器502和504的被選擇的輸出。圖5的電路能夠選擇地路由例如在圖4的CLE 109的輸入與輸出之間的信號。

現(xiàn)參考圖6，圖6與圖7的時序圖協(xié)同地示出了電壓電平移位電路212的框圖。具體地，電壓電平移位電路212包括具有輸入604和輸入606的第一反相器602，輸入604被耦接來接收輸入信號，而輸入606被耦接來接收參考電壓，在這里被顯示為第一參考電壓VDDL。第一反相器602的輸出608被耦接到第二反相器610的輸入612，第二反相器610也在輸入614處接收參考電壓，以及在輸出616處生成輸出信號。如圖6所示，反相器602和610中的每一個均被耦接來接收低于第二功率參考電壓VDDH的第一功率參考電壓VDDL。反相器610的輸出被耦接到輸出級618，輸出級618具有被串聯(lián)地耦接在功率參考電壓VDDH與接地(GND)之間的第一晶體管619與第二晶體管620。

開關(guān)624包括被并聯(lián)地耦接在一起的第一晶體管626和第二晶體管628，其中以n溝道晶體管實施第一晶體管626和以p溝道晶體管實施第二晶體管628。開關(guān)624被耦接在上拉晶體管630與反相器610的輸出616之間。更具體地，p溝道晶體管630的源極632被耦接到VDDH。開關(guān)624的第一和第二晶體管626和628被并聯(lián)地耦接，其中晶體管626和628的第一源極/漏極對被耦接到晶體管630的漏極634，以及晶體管626和688的第二源極/漏極對被耦接到反相器610的輸出616。也就是，n溝道晶體管626的漏極636和p溝道晶體管628的源極640被耦接到晶體管630的漏極634，而晶體管626的源極640和晶體管628的漏極642被耦接到反相器610的輸出616。

晶體管628的柵極648被耦接到晶體管620的柵極649，而源極650被耦接到VDDH以及漏極652被耦接到晶體管619的漏極654。晶體管619的源極656接地。在漏極652和漏極654處的節(jié)點被耦接到晶體管630的柵極658。正如下面更詳細地描述的，在節(jié)點X處的電壓通過開關(guān)624的選擇開關(guān)控制，從而在漏極652和漏極654的節(jié)點處生成具有電壓VDDH的輸出信號(OUT)。

如圖7所示，在邏輯1(由VDDL或VDDH表示)與邏輯0之間轉(zhuǎn)換的例子被顯示在某些節(jié)點處，其中邏輯1在第一和第二反相器602和610的輸出處具有VDDL的電壓電平，而在輸出級618的輸出處的邏輯1具有被電平移位到VDDH的較高的電壓的邏輯1。當in1信號在反相器602的輸入處變?yōu)楦邥r，在輸出608和反相器610的輸入612處的in2信號變?yōu)榈?。在這個時間期間，內(nèi)部節(jié)點X通過晶體管628充電到VDDL。也就是說，當在晶體管619的柵極處的in3信號開始斜坡上升時，由于在節(jié)點X處的電壓變成VDDL，晶體管619與620之間的競爭停止(接通晶體管619并關(guān)斷晶體管620)。當在輸出節(jié)點處的電壓持續(xù)下降時，晶體管628關(guān)斷，而弱的上拉晶體管630通過晶體管630將X充電到VDDH電壓電平。因此，由晶體管628驅(qū)動節(jié)點X的電壓的過渡的第一階段。當In3增大并且在節(jié)點X的電壓開始增大到VDDL時，晶體管628開始關(guān)斷，并且OUT信號開始變低，從而在第二階段接通晶體管630并且把節(jié)點X處的電壓拉升到VDDH。

提供電平移位器的所述電路和方法具有在高速模式下(例如VDDH＝VDDL＝0.9或1.0V)最小的延遲開銷，并且提供了在低功率模式下(例如VDDH＝0.8而VDDL＝0.9或1.0V)的合適的移位。與具有被耦接在較高電壓與生成輸出信號的最后反相器的輸入之間的弱上拉晶體管的傳統(tǒng)電平移位器相比較，這種電路和方法提供帶有改進的轉(zhuǎn)換速率的更快速的電壓電平轉(zhuǎn)換。應(yīng)當注意，可以根據(jù)現(xiàn)有的電平移位器結(jié)構(gòu)和在具有電平移位器的設(shè)備中實施電平移位器，其中實施圖6的電平移位器的附加的單元只有開關(guān)624、晶體管630和輸出級618的配置。

現(xiàn)參考圖8，圖8示出了用于對具有可編程資源的器件進行編程的示例性系統(tǒng)的框圖。具體地，計算機802被耦接來從存儲器806接收電路設(shè)計804，以及生成被存儲在非易失性存儲器808中的配置比特流。正如在下面更詳細地描述的，電路設(shè)計可以是高電平設(shè)計，諸如以硬件描述語言(HDL)規(guī)定的電路設(shè)計。另外，計算機可以被配置成運行生成配置數(shù)據(jù)流的軟件，配置數(shù)據(jù)流被存儲在非易失性存儲器808中并被提供到集成電路810，該集成電路810可以是可編程集成電路，諸如下面在圖9和10中描述的集成電路。

現(xiàn)參考圖9，圖9示出了具有可編程資源的器件的框圖，可編程資源包括如在圖1-6中實施的電路。雖然具有可編程資源的器件可以由任何類型的集成電路器件實施，諸如具有可編程資源的專用集成電路(ASIC)，其它器件包括專用可編程邏輯器件(PLD)。一種類型的PLD是復(fù)雜可編程邏輯器件(CPLD)。CPLD包括兩個或多個相互連接的“功能模塊”，并且“功能模塊”通過互連交換矩陣被連接至輸入/輸出(I/O)資源。CPLD的每個功能模塊均包括兩級的“與/或”結(jié)構(gòu)，該結(jié)構(gòu)與可編程邏輯陣列(PLA)和可編程陣列邏輯(PAL)器件中使用的結(jié)構(gòu)類似。另一類型的PLD是現(xiàn)場可編程門陣列(FPGA)。在通常的CPLD中，可編程邏輯塊(CLB)的陣列被耦接至可編程輸入/輸出模塊(IOB)。CLB和IOB通過可編程路由資源的層級進行互連。通過將通常來自片下存儲器的配置數(shù)據(jù)流加載到FPGA的配置存儲單元，能夠定制這些CLB、IOB和可編程路由資源。對于所有這些可編程邏輯器件，器件的功能性由配置數(shù)據(jù)流的配置數(shù)據(jù)比特控制，其中配置數(shù)據(jù)比特以該目的被提供至該器件。配置數(shù)據(jù)比特可以被存儲在易失性存儲器(例如，如在FPGA和一些CPLD中的靜態(tài)存儲單元)、非易失性存儲器(例如，如一些CPLD中的閃存)或者任何其它類型的存儲單元中。

圖9的器件包括FPGA架構(gòu)900，其包括大量不同的可編程單元，包括多千兆位收發(fā)器(MGT)901、CLB 902、隨機存取存儲器模(BRAM)903、輸入/輸出模塊(IOB)904、配置邏輯和時鐘邏輯(CONFIG/CLOCKS)905、數(shù)字信號處理模塊(DSP)906、專用輸入/輸出模塊(I/O)907(例如，配置端口和時鐘端口)，以及其它可編程邏輯908，例如數(shù)字時鐘管理器、模數(shù)轉(zhuǎn)換器、系統(tǒng)監(jiān)控邏輯等。一些FPGA也包括例如用于實施軟件應(yīng)用的專用處理模塊(PROC)910。

在一些FPGA中，每個可編程單元均包括可編程邏輯互連元件(INT)911，INT 911具有與相鄰單元內(nèi)的可編程互連元件之間的標準連接。因此，可編程互連元件合起來一起為展示的FPGA執(zhí)行可編程互連資源?？删幊袒ミB元件911也可以包括與相同單元內(nèi)的可編程邏輯元件的連接，如圖9頂部包括的示例所示。

例如，CLB 902可以包括可配置邏輯元件(CLE)912，CLE 912可以被編程以實現(xiàn)用戶邏輯加上單個可編程互連元件911。除了包括一個或多個可編程互連元件之外，BRAM 903可以包括BRAM邏輯元件(BRL)913。通常地，單元內(nèi)包括的互連元件的數(shù)量取決于單元的高度。在圖示的實施例中，BRAM單元具有的高度和5個CLB相同，但是也可以使用其他的數(shù)量(例如，4個)。除了包括合理數(shù)量的可編程互連元件之外，DSP單元906可以包括DSP邏輯元件(DSPL)914。除了一個可編程互連元件911的實例之外，IOB 904可以包括，例如，兩個輸入/輸出邏輯元件(IOL)915的實例。器件的連接的位置由被提供至該器件的配置數(shù)據(jù)流的配置數(shù)據(jù)比特以該目的進行控制?？删幊袒ミB響應(yīng)于配置數(shù)據(jù)流的比特，從而使得包括互連線的互連能夠被用于將各種信號耦接至在可編程邏輯或諸如BRAM或處理器等其它電路中的電路。

在圖示的示例中，靠近晶粒(圖9所示)中部的列狀區(qū)域被用作配置邏輯、時鐘邏輯以及其它控制邏輯。從該列延伸的配置/時鐘分配區(qū)域909被用于橫跨FPGA的寬度來分配時鐘信號和配置信號。使用圖9中展示的架構(gòu)的一些FPGA包括額外的邏輯模塊，這些組成FPGA很大一部分的邏輯模塊拆散了常規(guī)的列狀結(jié)構(gòu)。額外的邏輯模塊可以是可編程模塊和/或?qū)Ｓ眠壿嫛＠?，圖9所示的處理器模塊PROC 910跨越了CLB和BRAM的一些縱列。

需要注意的是，圖9只意圖展示示例性的FPGA架構(gòu)。例如，一行中邏輯模塊的數(shù)量、行的相對寬度、行的數(shù)量和順序、行中包括的邏輯模塊的類型、邏輯模塊的相對大小以及圖9的頂部包括的互連/邏輯實現(xiàn)方式都僅僅是示例性的。例如，在實際的FPGA中，無論CLB出現(xiàn)在哪里，都通常包括不止一個相鄰行的CLB，以便于用戶邏輯的有效實現(xiàn)。雖然圖9的示例涉及具有可編程資源的集成電路，但是應(yīng)當理解，可以在任何類型的ASIC中實施在下面更詳細闡述的電路和方法。

現(xiàn)參考圖10，圖10示出了圖9的器件的可配置邏輯單元的框圖。具體地，圖10以簡化的形式示出了圖9的配置邏輯模塊902的可配置邏輯單元。在圖10的示例中，程序片M 1001包括四個查找表(LUTM)1001A-1001D，每個LUTM均由六個LUT數(shù)據(jù)輸入終端A1-A6、B1-B6、C1-C6和D1-D6驅(qū)動，并且每個LUTM均提供兩個LUT輸出信號O5和O6。來自LUTM 1001A-1001D的O6輸出終端分別驅(qū)動程序片輸出終端A-D。通過FPGA互連結(jié)構(gòu)經(jīng)由輸入多路復(fù)用器來供給LUT數(shù)據(jù)輸入信號，可以由可編程互連單元1011實施該輸入多路復(fù)用器，并且LUT輸出信號也被供應(yīng)到該互連結(jié)構(gòu)。程序片M還包括：驅(qū)動輸出終端AMUX-DMUX的輸出選擇多路復(fù)用器1011A-1011D；驅(qū)動存儲器單元1002A-1002D的數(shù)據(jù)輸入終端的多路復(fù)用器1012A-1012D；組合的多路復(fù)用器1016、1018和1019；反彈(bounce)多路復(fù)用器電路1022-1023；由反相器1005和多路復(fù)用器1006表示的電路(它們一起在輸入時鐘路徑上提供可選的倒置)；以及具有多路復(fù)用器1014A-1014D、1015A-1015D、1020-1021和異或門1013A-1013D的進位邏輯。所有的這些單元被如圖10所示那樣耦接在一起。在沒有為圖10所示的多路復(fù)用器顯示出選擇輸入的場合下，所述選擇輸入由配置存儲器單元控制。也就是說，被存儲在配置存儲器單元中的配置比特流的配置比特被耦接到多路復(fù)用器的選擇輸入，以用來選擇加到多路復(fù)用器的正確的輸入。為了簡明起見，圖10以及其它所選附圖中省略了眾所周知的配置存儲器單元。

在圖示的例子中，存儲器單元1002A-1002D中的每一個均可被編程，從而起到同步和異步觸發(fā)器或鎖存器的作用。通過對同步/異步選擇電路1003進行編程，在同步與異步功能之間的選擇適用于程序片中的全部四個存儲器單元。當存儲器單元被編程以使得S/R(設(shè)置/復(fù)位)輸入信號提供設(shè)置功能時，REV輸入終端提供復(fù)位功能。當存儲器單元被編程以使得S/R輸入信號提供復(fù)位功能時，REV輸入終端提供設(shè)置功能。存儲器單元1002A-1002D由時鐘信號CK進行時鐘控制，該時鐘信號CK例如可以由全局時鐘網(wǎng)絡(luò)或互連結(jié)構(gòu)被提供。這樣的可編程存儲器單元在FPGA設(shè)計的技術(shù)領(lǐng)域是眾所周知的。每個存儲器單元1002A-1002D均向互連結(jié)構(gòu)提供已寄存的輸出信號AQ-DQ。因為LUTM 1001A-1001D中的每一個均提供兩個輸出信號O5和O6，所以LUTM可被配置成起到帶有五個共享的輸入信號(IN1-IN5)的兩個5-輸入LUT或具有輸入信號IN1-IN6的一個6-輸入LUT的作用。

在圖10的示例中，LUTM 1001A-1001D中的每一個均可以以幾個模式中的任意一種模式進行工作。當處于查找表模式時，每個LUT均具有6個數(shù)據(jù)輸入信號IN1-IN6，其通過FPGA互連結(jié)構(gòu)經(jīng)由輸入多路復(fù)用器被提供?？梢愿鶕?jù)信號IN1-IN6的數(shù)值從配置存儲器單元可編程地選擇64個數(shù)據(jù)值中的一個。當在RAM模式時，每個LUT均起到單個64比特RAM或帶有共享尋址的兩個32比特RAM的作用。RAM寫數(shù)據(jù)經(jīng)由輸入終端DI1(經(jīng)由用于LUTM 1001A-1001C的多路復(fù)用器1017A-817C)被供應(yīng)到64比特RAM，或經(jīng)由輸入終端DI1和DI2被供應(yīng)到兩個32比特RAM。在LUT RAM中的RAM寫操作由來自多路復(fù)用器1006的時鐘信號CK和由來自多路復(fù)用器1007的寫使能信號WEN進行控制，它可選擇地傳送時鐘使能信號CE或?qū)懯鼓苄盘朩E。在移位寄存器模式，每個LUT均起到兩個16比特移位寄存器的作用，或所述兩個16比特移位寄存器被串聯(lián)耦接以形成單個32比特移位寄存器?？梢越?jīng)由輸入終端DI1和DI2中的一個或兩個提供移入信號?？梢酝ㄟ^LUT輸出終端提供16比特和32比特的移出信號，并且可以更直接地經(jīng)由LUT輸出終端MC31提供32比特的移出信號。也可以經(jīng)由輸出選擇多路復(fù)用器811D和CLE輸出終端DMUX將LUT 801A的32比特移出信號MC31提供至總的互連結(jié)構(gòu)，以用于移位寄存器鏈。因此，可以在諸如圖9和10的器件那樣的器件中或在任何其它適當?shù)钠骷袑嵤┮陨详U述的電路和方法。

現(xiàn)參考圖11，流程圖顯示了在集成電路器件中提供電壓電平移位的方法。具體地，在步驟1102，具有第一電壓電平的輸入信號被耦接到反相器的輸入。在步驟1104，輸出級的第一晶體管與輸出級的第二晶體管串聯(lián)耦接。在步驟1106，第二晶體管的柵極被耦接到反相器的輸出。在步驟1108，在第一晶體管與第二晶體管之間提供輸出節(jié)點。在步驟1110，開關(guān)的第一源極/漏極對被耦接到第一晶體管的柵極，而開關(guān)的第二源極/漏極對被耦接到第二晶體管的柵極。在步驟1112，開關(guān)的一個晶體管的柵極被耦接到反相器的輸入，而開關(guān)的另一晶體管的柵極被耦接到第一p溝道晶體管的柵極。在步驟1114，上拉晶體管被耦接在具有第二電壓電平的參考電壓與第一晶體管的柵極之間。在步驟1116，輸出節(jié)點被耦接在第一晶體管與第二晶體管之間，并被耦接到上拉晶體管的柵極。在步驟1118，使用開關(guān)來控制在第一晶體管的柵極處的電壓。在步驟1120，在輸出節(jié)點處生成具有第二電壓電平的輸出信號。雖然描述了方法的特定的單元，但應(yīng)當理解，可以按照圖1-10的公開的內(nèi)容實施方法的另外的單元，或與單元902-916有關(guān)的附加的細節(jié)。

因此，可以領(lǐng)會，已經(jīng)描述了用于在集成電路器件中提供電平移位的電路和方法。本領(lǐng)域技術(shù)人員可以領(lǐng)會，將會存在包含本公開的發(fā)明的許多替換和等同。因此，本發(fā)明并不是由上述的示例限制，而是僅僅由權(quán)利要求限制。