本發(fā)明涉及電子
技術(shù)領(lǐng)域：
：，尤其是涉及一種異步逐次逼近型模數(shù)轉(zhuǎn)換電路。
背景技術(shù)：
：：在直接模數(shù)轉(zhuǎn)換器(adc，analog-to-digitalconverter)中，逐次逼近型模數(shù)轉(zhuǎn)換器(saradc，successiveapproximationregisteranalog-to-digitalconverter)是較為常用的一種。它的轉(zhuǎn)換過程與用天平稱物重相似，而saradc是將輸入模擬信號與不同的參考電壓做多次比較，使轉(zhuǎn)換所得的數(shù)字量在數(shù)值上逐次逼近輸入模擬量，所述參考電壓通常為數(shù)模轉(zhuǎn)換器(dac，digital-to-analogconverter)所產(chǎn)生。逐次逼近型模數(shù)轉(zhuǎn)換器包括同步和異步兩種，其中，同步逐次逼近型模數(shù)轉(zhuǎn)換器(ssar，synchronoussuccessiveapproximationregisteranalog-to-digitalconverter)在每一個時鐘周期對所述輸入模擬信號與所述參考電壓比較一次，相比較而言，異步逐次逼近型模數(shù)轉(zhuǎn)換器(asaradc，asynchronoussuccessiveapproximationregisteranalog-to-digitalconverter)卻具有不同的控制邏輯，可以在一個時鐘周期內(nèi)完成所述輸入模擬信號與所述參考電壓的所有比較，因而具有更快的轉(zhuǎn)換速度。圖1為一種現(xiàn)有的異步逐次逼近型模數(shù)轉(zhuǎn)換電路10的電路圖，主要包括以下部分：采樣保持電路101、比較電路103、異或門電路104、異步逐次逼近邏輯電路105以及數(shù)模轉(zhuǎn)換電路102。其中，輸入信號vin經(jīng)由采樣保持電路101連接至比較電路102的第一輸入端，比較電路輸出電壓vcomp連接至異或門電路104并連接至異步逐次逼近邏輯電路105，異或門電路104的輸出端連接至異步逐次逼近邏輯電路105，異步逐次逼近邏輯電路105根據(jù)其輸入信號進行邏輯運算，得到數(shù)字輸出信號vout作為輸出，該輸出直接作為控制信號再傳輸至數(shù)模轉(zhuǎn)換電路102的輸入端，數(shù)模轉(zhuǎn)換電路102的輸出信號傳輸至比較電路102的第二輸入端；其中，所述比較電路103響應(yīng)于鎖存(latch)信號，開始對其 輸入信號進行比較，當比較完成時，異或門電路104輸出的標識(flag)信號變?yōu)橛行щ娖奖划惒街鸫伪平壿嬰娐?05所識別，異步逐次逼近邏輯電路105控制所述比較電路103開始下一次的比較。但比較電路的亞穩(wěn)態(tài)問題會限制異步逐次逼近型adc的應(yīng)用，從而將影響其有效位數(shù)等性能。技術(shù)實現(xiàn)要素：本發(fā)明解決的技術(shù)問題現(xiàn)有技術(shù)的異步逐次逼近型模數(shù)轉(zhuǎn)換電路中存在的比較電路亞穩(wěn)態(tài)的問題。為解決上述技術(shù)問題，本發(fā)明實施例提供一種異步逐次逼近型模數(shù)轉(zhuǎn)換電路，適于將第一模擬信號轉(zhuǎn)換為第一數(shù)字信號，包括：采樣保持電路、數(shù)模轉(zhuǎn)換電路、第一電壓比較電路、第一邏輯電路以及脈沖產(chǎn)生電路；其中，所述采樣保持電路的輸入端作為所述異步逐次逼近型模數(shù)轉(zhuǎn)換電路的輸入端，并輸入所述第一模擬信號，所述采樣保持電路的輸出端輸出第二模擬信號；所述數(shù)模轉(zhuǎn)換電路的輸入端輸入所述第一數(shù)字信號，所述數(shù)模轉(zhuǎn)換電路的輸出端輸出第三模擬信號；所述第二模擬信號與所述第三模擬信號分別輸入至所述第一電壓比較電路的正輸入端和負輸入端，響應(yīng)于鎖存信號的有效電平，所述第一電壓比較電路對所述第二模擬信號與第三模擬信號進行比較，并輸出第一邏輯電平和第二邏輯電平；所述第一邏輯電平和第二邏輯電平分別輸入至所述第一邏輯電路，響應(yīng)于標識信號的有效電平，所述第一邏輯電路根據(jù)所述第一邏輯電平和第二邏輯電平識別所述第一電壓比較電路的比較結(jié)果，并輸出所述第一數(shù)字信號；所述脈沖產(chǎn)生電路產(chǎn)生所述鎖存信號和標識信號；其中，所述鎖存信號和標識信號的有效電平的生成時刻獨立于所述第一邏輯電平和第二邏輯電平?？蛇x地，所述脈沖產(chǎn)生電路包括：第二電壓比較電路和信號產(chǎn)生電路；其中，所述第二電壓比較電路的正輸入端和負輸入端分別輸入第四模擬信號與第五模擬信號，響應(yīng)于所述鎖存信號，所述第二電壓比較電路對所述第四模擬信號與所述第五模擬信號進行電壓比較，并輸出第三邏輯電平和第四邏輯電平；所述信號產(chǎn)生電路適于產(chǎn)生所述鎖存信號和標識信號；所述信號產(chǎn)生電路識別所述第三邏輯電平和第四邏輯電平，根據(jù)識別結(jié)果判斷所述第二電壓比較電路是否完成比較，在完成比較時，所述標識信號變化為有效電平；所述信號產(chǎn)生電路在所述第二電壓比較電路完成比較時，識別所述第二電壓比較電路的比較結(jié)果；所述信號產(chǎn)生電路識別所述第二電壓比較電路是否完成比較花費的時間，與所述信號產(chǎn)生電路識別所述第二電壓比較電路的比較結(jié)果花費的時間之和為第一延時；所述鎖存信號為脈沖信號，所述鎖存信號的脈寬等于預(yù)設(shè)的第二延時與所述第一延時之和?？蛇x地，在相同輸入信號的情況下，所述第二電壓比較電路的比較延時在所述第一電壓比較電路的比較延時的預(yù)設(shè)誤差范圍內(nèi)?？蛇x地，所述第四模擬信號的幅度等于電源電壓，所述第五模擬信號的幅度等于電源電壓幅度的一半。可選地，所述信號產(chǎn)生電路包括：比較電路狀態(tài)檢測電路、第二邏輯電路以及延遲電路；其中，所述比較電路狀態(tài)檢測電路適于識別所述第三邏輯電平和第四邏輯電平，根據(jù)識別結(jié)果判斷所述第二電壓比較電路是否完成比較，在完成比較時，所述標識信號變化為有效電平；所述第二邏輯電路在所述第二電壓比較電路完成比較時，適于識別所述第二電壓比較電路的比較結(jié)果，在完成識別時，所述第二邏輯電路輸出第一脈沖信號；所述延遲電路適于為所述第一脈沖信號提供所述第二延時，并輸出所述 鎖存信號?？蛇x地，所述比較電路狀態(tài)檢測電路包括異或門電路，若所述第三邏輯電平和第四邏輯電平相反，所述異或門電路輸出的標識信號為邏輯高電平。可選地，所述延遲電路包括：至少一個級聯(lián)的反相器?？蛇x地，所述第一電壓比較電路包括：全差分輸入全差分輸出比較電路?？蛇x地，所述第二電壓比較電路與所述第一電壓比較電路的內(nèi)部結(jié)構(gòu)相同?？蛇x地，所述第二邏輯電路和第一邏輯電路的內(nèi)部結(jié)構(gòu)相同。與現(xiàn)有技術(shù)相比，本發(fā)明實施例的技術(shù)方案具有以下有益效果：本發(fā)明實施例提供一種異步逐次逼近型模數(shù)轉(zhuǎn)換電路，包括：采樣保持電路、數(shù)模轉(zhuǎn)換電路、第一電壓比較電路、第一邏輯電路以及脈沖產(chǎn)生電路；其中，響應(yīng)于鎖存信號的有效電平，所述第一電壓比較電路對輸入其輸入端的信號進行電壓比較，并輸出第一邏輯電平和第二邏輯電平；響應(yīng)于所述標識信號的有效電平，所述第一邏輯電路根據(jù)所述第一邏輯電平和第二邏輯電平識別所述第一電壓比較電路的比較結(jié)果，并輸出所述第一數(shù)字信號；所述脈沖產(chǎn)生電路產(chǎn)生所述鎖存信號和標識信號；其中，所述鎖存信號和標識信號的有效電平的生成時刻獨立于所述第一邏輯電平和第二邏輯電平；如背景部分所述，在現(xiàn)有的異步逐次逼近型模數(shù)轉(zhuǎn)換電路中，標識信號適于指示所述比較電路是否完成比較，所述鎖存信號響應(yīng)于所述標識信號，當所述標識信號指示所述比較電路完成比較式，所述鎖存信號輸出有效電平；而在本發(fā)明實施例中，所述標識信號和鎖存信號的生成獨立于所述第一電壓比較電路的比較結(jié)果，不受到所述第一電壓比較電路的影響，而通過增加的所述脈沖產(chǎn)生電路獨立地產(chǎn)生所述鎖存信號和標識信號，從而通過所述脈沖產(chǎn)生電路主動地控制所述第一電壓比較電路的比較時間；當所述第一電壓比較電路在比較的過程中遇到比較電路亞穩(wěn)態(tài)的問題時，所述脈沖產(chǎn)生電路可以通過控制所述鎖存信號和標識信號的生成時序，主動干預(yù)所述第一電壓比較電路停止比較；而當所述第一電壓比較電路處于亞穩(wěn)態(tài)時，一般其輸入端的電壓差較小，所述第一電壓比較電路停止比較并不會對本發(fā)明實施例的模數(shù)轉(zhuǎn)換電 路有顯著影響，因此，本發(fā)明實施例可以消除由比較電路亞穩(wěn)態(tài)問題所引入的比較電路不完的問題，從而保證了異步逐次逼近型模數(shù)轉(zhuǎn)換電路的精度。進一步而言，所述鎖存信號的脈寬等于預(yù)設(shè)的第二延時與第一延時之和，其中第一延時為所述信號產(chǎn)生電路識別所述第二電壓比較電路是否完成比較花費的時間與識別所述比較結(jié)果花費的時間之和；可以通過所述延遲電路設(shè)置所述第二延時，使本發(fā)明實施例可以較為靈活地控制所述鎖存信號時序，從而主動干預(yù)所述第一電壓比較電路的最長比較時間。進一步而言，所述第二電壓比較電路所輸入的信號均為大信號，例如可以分別為電源電壓和電源電壓幅度的一半，從而使所述第二電壓比較電路的比較始終處于穩(wěn)態(tài)；本發(fā)明實施例還設(shè)置所述第二電壓比較電路的比較延時在所述第一電壓比較電路的比較延時的預(yù)設(shè)誤差范圍內(nèi)，進一步地限制所述第一電壓比較電路的最長比較時間為對大信號比較的延時(比較時處于穩(wěn)態(tài))的預(yù)設(shè)誤差范圍內(nèi)，一方面可保證所述第一電壓比較電路對所輸入的大信號比較完畢，一方面不為所輸入的小信號預(yù)留過多的比較時間，同時權(quán)衡了異步逐次逼近型模數(shù)轉(zhuǎn)換電路輸出精度和轉(zhuǎn)換速度。進一步而言，所述第二電壓比較電路與所述第一電壓比較電路的內(nèi)部結(jié)構(gòu)相同，所述第二邏輯電路和第一邏輯電路的內(nèi)部結(jié)構(gòu)相同，一方面使本實施例更易實施、成本較低，另一方面也從控制時序和延遲時間的角度，保證了本發(fā)明實施例異步逐次逼近型模數(shù)轉(zhuǎn)換電路的同步性。附圖說明圖1是現(xiàn)有的一種異步逐次逼近型模數(shù)轉(zhuǎn)換電路的電路圖；圖2是比較電路比較所需時間與輸入電壓差關(guān)系的示意圖；圖3是圖1所示的異步逐次逼近型模數(shù)轉(zhuǎn)換電路內(nèi)部狀態(tài)與外部時鐘信號關(guān)系的示意圖；圖4是現(xiàn)有的另一種異步逐次逼近型模數(shù)轉(zhuǎn)換電路的電路圖；圖5是本發(fā)明異步逐次逼近型模數(shù)轉(zhuǎn)換電路實施例的示意性框圖；圖6是本發(fā)明異步逐次逼近型模數(shù)轉(zhuǎn)換電路實施例的另一示意性框圖；圖7是現(xiàn)有的一種異步逐次逼近型模數(shù)轉(zhuǎn)換電路中外部時鐘信號、鎖存信號以及比較電路輸出信號的仿真圖；圖8是本發(fā)明異步逐次逼近型模數(shù)轉(zhuǎn)換電路實施例中外部時鐘信號、鎖存信號以及第一電壓比較電路輸出信號的仿真圖。具體實施方式如
背景技術(shù)：
：部分所述，現(xiàn)有技術(shù)的異步逐次逼近型模數(shù)轉(zhuǎn)換電路存在的比較電路的亞穩(wěn)態(tài)問題。本申請發(fā)明人對現(xiàn)有技術(shù)進行了分析。在現(xiàn)有技術(shù)中，比較電路一般都存在亞穩(wěn)態(tài)的問題，如圖2中比較電路比較所需時間與輸入電壓差關(guān)系的示意圖所示，當比較電路的兩個輸入端的電壓差非常小時(a點)，比較電路需要更多的時間才能比較出正確結(jié)果；當比較電路的輸入端的電壓差很大時(b點)，所需要的時間會穩(wěn)定在一個最小的器件延遲時間。圖3是圖1所示的5位異步逐次逼近型模數(shù)轉(zhuǎn)換電路內(nèi)部狀態(tài)與外部時鐘信號關(guān)系的示意圖。如圖3所示，同步saradc在每個外部時鐘信號的有效信號沿的作用下，比較電路比較一次，而異步saradc通過內(nèi)部檢測電路，當檢測到比較電路完成比較后立即進入下一位的比較，直到全部比較完成并給出并行輸出結(jié)果。因此，對于一個5bit的saradc來說，同步saradc需要至少包括采樣在內(nèi)6個外部時鐘信號周期才能輸出比較結(jié)果，而異步saradc需要在一個外部時鐘信號周期內(nèi)完成采樣和所有位的比較，在下一個外部時鐘信號周期到來前完成全部比較。但是比較電路的亞穩(wěn)態(tài)問題限制了異步saradc的應(yīng)用，因為在一個外部時鐘信號周期內(nèi)的所有比較當中，若比較電路的輸入信號差很小，在某一位的比較花費了太多時間，則后續(xù)位的比較便可能無法在外部時鐘信號周期內(nèi)完成，會造成異步saradc的輸出有較大的誤差，甚至影響adc的有效位數(shù)等性能。針對所述比較電路的亞穩(wěn)態(tài)問題，現(xiàn)有的行業(yè)內(nèi)的一般的解決方案被稱為“metastable-then-set”。如圖4所示，在現(xiàn)有的異步逐次逼近型模數(shù)轉(zhuǎn)換電路10的基礎(chǔ)上，設(shè)置一個亞穩(wěn)態(tài)檢測電路206，在圖4所示的異步逐次逼近型 模數(shù)轉(zhuǎn)換電路20中，采樣保持電路201、比較電路203、異或門電路204、異步逐次逼近邏輯電路205以及數(shù)模轉(zhuǎn)換電路202的電路連接關(guān)系與背景部分所述的異步逐次逼近型模數(shù)轉(zhuǎn)換電路10相同，此處不再一一贅述。需要指出的是，所述亞穩(wěn)態(tài)檢測電路206檢測鎖存(latch)信號上升沿到標識(flag)信號上升沿之間的時間(即比較電路203的比較時間)t，如果t大于某一預(yù)設(shè)值，就認定在本次比較中，比較電路203處于亞穩(wěn)態(tài)，否則所述比較電路203在比較中處于穩(wěn)態(tài)。當檢測到所述比較電路203處于亞穩(wěn)態(tài)時，立即停止后續(xù)比較，同時，設(shè)置后續(xù)比較邏輯為10000(以5位adc為例)，由于所述比較電路203處于亞穩(wěn)態(tài)，因此，其輸入信號差較小，將未進行比較的信號設(shè)置為10000并不會對adc的輸出精度造成顯著影響，且保證了所述比較電路203不在亞穩(wěn)態(tài)中耗費過多的時間。盡管現(xiàn)有的異步逐次逼近型模數(shù)轉(zhuǎn)換電路20可以解決比較電路的亞穩(wěn)態(tài)問題，但是其邏輯較為復(fù)雜。本發(fā)明實施例提出另一種更易實施且成本較低的異步逐次逼近型模數(shù)轉(zhuǎn)換電路，在所述異步逐次逼近型模數(shù)轉(zhuǎn)換電路的基礎(chǔ)上設(shè)置一脈沖產(chǎn)生電路，所述脈沖產(chǎn)生電路適于產(chǎn)生所述latch信號和標識flag信號，且通過設(shè)置所述latch信號和flag信號的有效電平的生成時刻獨立于所述第一電壓比較電路的比較結(jié)果，從而當所述第一電壓比較電路在比較的過程中遇到比較電路亞穩(wěn)態(tài)的問題，使所述脈沖產(chǎn)生電路通過控制所述latch信號和flag信號的生成時序，主動干預(yù)所述第一電壓比較電路停止比較，有效地解決由所述第一電壓比較電路的亞穩(wěn)態(tài)問題引起的異步逐次逼近型模數(shù)轉(zhuǎn)換電路的精度問題。為使本發(fā)明的上述目的、特征和有益效果能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。如圖5所示，本發(fā)明實施例提供的異步逐次逼近型模數(shù)轉(zhuǎn)換電路30，適于將第一模擬信號va1轉(zhuǎn)換并輸出第一數(shù)字信號vd1；所述異步逐次逼近型模數(shù)轉(zhuǎn)換電路3030可以包括：采樣保持電路301、數(shù)模轉(zhuǎn)換電路302、第一 電壓比較電路303、第一邏輯電路304以及脈沖產(chǎn)生電路305。其中，所述采樣保持電路301的輸入端作為所述異步逐次逼近型模數(shù)轉(zhuǎn)換電路30的輸入端，并輸入所述第一模擬信號va1，所述采樣保持電路301的輸出端輸出第二模擬信號va2；所述數(shù)模轉(zhuǎn)換電路302的輸入端輸入所述第一數(shù)字信號vd1，所述數(shù)模轉(zhuǎn)換電路302的輸出端輸出第三模擬信號va3。所述第二模擬信號va2與所述第三模擬信號va3分別輸入至所述第一電壓比較電路303的正輸入端和負輸入端，響應(yīng)于latch信號的有效電平，所述第一電壓比較電路303對所述第二模擬信號va2與所述第三模擬信號va3進行比較，并輸出第一邏輯信號vl1和第二邏輯信號vl2；所述第一邏輯信號vl1和第二邏輯信號vl2分別輸入至所述第一邏輯電路304，響應(yīng)于所述flag信號的有效電平，所述第一邏輯電路304根據(jù)所述第一邏輯信號vl1和第二邏輯信號vl2識別所述第一電壓比較電路303的比較結(jié)果，并輸出所述第一數(shù)字信號vd1。所述脈沖產(chǎn)生電路305適于產(chǎn)生所述latch信號和flag信號；其中，所述latch信號和flag信號的有效電平的生成時刻獨立于所述第一邏輯信號vl1和第二邏輯信號vl2，也就是與所述第一邏輯信號vl1和第二邏輯信號vl2無關(guān)聯(lián)。一般而言，所述第一電壓比較電路303中具有開關(guān)電容，響應(yīng)于所述latch信號的上升沿，當所述latch信號為低電平時，所述第一電壓比較電路303處于復(fù)位狀態(tài)，其輸出的所述第二模擬信號va2和第三模擬信號va3均為邏輯高電平，當所述latch信號為高電平時，所述第一電壓比較電路303的復(fù)位狀態(tài)被釋放，所述第二模擬信號va2和第三模擬信號va3其中一個為邏輯高電平另一個為邏輯低電平，所述第一邏輯電路304根據(jù)“孰高孰低”進一步判斷所述第一電壓比較電路303的比較結(jié)果，并且當所述第二模擬信號va2和第三模擬信號va3其中一個為邏輯高電平另一個為邏輯低電平時，所述flag信號輸出為有效電平(一般為高電平)并輸入至所述第一邏輯電路304。在具體實施中，所述采樣保持電路301可以包括：純電阻型模數(shù)轉(zhuǎn)換電路(圖未示)、電阻電容混合型模數(shù)轉(zhuǎn)換電路(圖未示)或純電容型模數(shù)轉(zhuǎn)換 電路(圖未示)。所述第一電壓比較電路303可以包括：全差分輸入全差分輸出比較電路(圖未示)。所述第一邏輯電路304可以包括有：寄存器(圖未示)、外部時鐘產(chǎn)生單元(圖未示)以及控制邏輯單元(圖未示)；其中，所述外部時鐘產(chǎn)生單元適于產(chǎn)生外部時鐘信號。根據(jù)模數(shù)轉(zhuǎn)換位數(shù)的不同，第一邏輯電路304內(nèi)部控制邏輯單元的結(jié)構(gòu)和寄存器的數(shù)量不同。所述第一邏輯電路304的工作原理如下：在模數(shù)轉(zhuǎn)換開始前先將所有寄存器清零。開始轉(zhuǎn)換以后，外部時鐘信號首先將寄存器的最高位置1，使輸出數(shù)字為100…0。這個數(shù)碼被數(shù)模轉(zhuǎn)換電路302轉(zhuǎn)換成相應(yīng)的模擬電壓，送到第一電壓比較電路303，作為所述第三模擬信號va3，與所述第二模擬信號va2進行比較。若數(shù)模轉(zhuǎn)換電路302轉(zhuǎn)換相應(yīng)數(shù)碼的模擬電壓＞第一模擬信號va1，說明數(shù)字過大，故將最高位的1清除；若數(shù)模轉(zhuǎn)換電路302轉(zhuǎn)換相應(yīng)數(shù)碼的模擬電壓＜第一模擬信號va1，說明數(shù)字還不夠大，應(yīng)將最高位的1保留。然后，再按同樣的方式將次高位置成1，并且經(jīng)過比較以后確定這個1是否應(yīng)該保留。這樣逐位比較下去，一直到最低位為止。比較完畢后，寄存器中的狀態(tài)就是所要求的數(shù)字量輸出?？梢娭鸫伪平湍?shù)轉(zhuǎn)換電路的轉(zhuǎn)換過程與用天平稱量一個未知質(zhì)量的物體時的操作過程一樣，只不過使用的砝碼質(zhì)量一個比一個小一半。如圖6所示，在具體實施中，所述脈沖產(chǎn)生電路305可以包括：第二電壓比較電路306和信號產(chǎn)生電路310；其中，所述信號產(chǎn)生電路310適于產(chǎn)生所述latch信號和flag信號。其中，所述第二電壓比較電路306的正輸入端和負輸入端分別輸入第四模擬信號va4與第五模擬信號va5，響應(yīng)于所述latch信號，所述第二電壓比較電路306對所述第四模擬信號va4與第五模擬信號va5進行電壓比較，并輸出第三邏輯電平vl3和第四邏輯電平vl4。所述信號產(chǎn)生電路310識別所述第三邏輯電平vl3和第四邏輯電平vl4，根據(jù)識別結(jié)果判斷所述第二電壓比較電路306是否完成比較，在完成比較時，所述flag信號變化為有效電平；所述信號產(chǎn)生電路310在所述第二電壓比較電路306完成比較時，識別所述第二電壓比較電路306的比較結(jié)果。所述信號產(chǎn)生電路310識別所述第二電壓比較電路306是否完成比較花費的時間，與所述信號產(chǎn)生電路310識別所述第二電壓比較電路306的比較 結(jié)果花費的時間之和為第一延時。所述latch信號為脈沖信號，所述latch信號的脈寬等于預(yù)設(shè)的第二延時與所述第一延時之和。在本發(fā)明實施例中，在穩(wěn)態(tài)比較的情況下，所述第二電壓比較電路306的比較延時在所述第一電壓比較電路303的比較延時的預(yù)設(shè)誤差范圍內(nèi)。在具體實施中，所述第四模擬信號va4的幅度可以等于電源電壓，所述第五模擬信號va5的幅度可以等于電源電壓幅度的一半。需要指出的是，如以上分析可知，電壓比較電路中存在亞穩(wěn)態(tài)的問題。當電壓比較電路處于相對于所述亞穩(wěn)態(tài)的狀態(tài)時，電壓比較電路則處于穩(wěn)態(tài)，電壓比較電路是否處于穩(wěn)態(tài)與其最小輸入電壓差以及電路工藝、電路結(jié)構(gòu)都相關(guān)。而在本發(fā)明實施例中，為了使所述第二電壓比較電路306在比較時處于穩(wěn)態(tài)，可以對所述第二電壓比較電路306的輸入端輸入“大信號”，一般而言，當電壓比較電路所輸入信號之差大于1mv時，電壓比較電路就不會進入亞穩(wěn)態(tài)。在具體實施中，所述信號產(chǎn)生電路310可以包括：比較電路狀態(tài)檢測電路307、第二邏輯電路308以及延遲電路309。所述比較電路狀態(tài)檢測電路307適于識別所述第三邏輯電平vl3和第四邏輯電平vl4，根據(jù)識別結(jié)果判斷所述第二電壓比較電路306是否完成比較，在完成比較時，所述flag信號變化為有效電平。所述第二邏輯電路308在所述第二電壓比較電路306完成比較時，適于識別所述第二電壓比較電路306的比較結(jié)果，在完成識別時，所述第二邏輯電路308輸出第一脈沖信號pulse1。所述延遲電路309適于為所述第一脈沖信號pulse1提供所述第二延時，并輸出所述latch信號。所述比較電路狀態(tài)檢測電路307適于檢測所述第二電壓比較電路306完成比較，在具體實施中，所述第二電壓比較電路306在完成比較時，將輸出邏輯高電平和邏輯低電平，因此，在具體實施中，所述比較電路狀態(tài)檢測電路307可以為異或門電路；若所述第三邏輯電平和第四邏輯電平相反，所述 flag信號為邏輯高電平。但本實施例僅以所述異或門電路為例，并不以此為限，如本領(lǐng)域技術(shù)人員所知，數(shù)字邏輯電路可以有眾多變換與組合形式，只要能完成對應(yīng)的邏輯功能，并不應(yīng)對所述比較電路狀態(tài)檢測電路307的具體實施方式進行特殊限制。在本發(fā)明實施例中，所述第二電壓比較電路306所輸入的信號均為大信號，例如可以分別為電源電壓和電源電壓幅度的一半，從而使所述第二電壓比較電路306的比較始終處于穩(wěn)態(tài)；本發(fā)明實施例還設(shè)置所述第二電壓比較電路306的比較延時在所述第一電壓比較電路303的比較延時的預(yù)設(shè)誤差范圍內(nèi)，進一步地限制所述第一電壓比較電路303的最長比較時間為對大信號比較的延時(比較時處于穩(wěn)態(tài))的預(yù)設(shè)誤差范圍內(nèi)，一方面可保證所述第一電壓比較電路303對所輸入的大信號比較完畢，一方面不為所輸入的小信號預(yù)留過多的比較時間，同時權(quán)衡了異步逐次逼近型模數(shù)轉(zhuǎn)換電路30的輸出精度和轉(zhuǎn)換速度。在具體實施中，所述延遲電路309可以包括：至少一個級聯(lián)的反相器(圖中未示出)，并且，出于對電路邏輯的考慮，所述延遲電路309可以包括偶數(shù)個級聯(lián)的反相器；此外，所述延遲電路309可以通過硬件電路實現(xiàn)，還可以通過設(shè)置軟件定時的方式實現(xiàn)，如：在所述第二邏輯電路308中設(shè)置所述第二延時。在本發(fā)明實施例中，所述latch信號的脈寬等于預(yù)設(shè)的第二延時與所述信號產(chǎn)生電路310識別所述第二電壓比較電路306的比較結(jié)果的時間之和為第一延時之和；可以通過所述延遲電路309設(shè)置所述第二延時，使本發(fā)明實施例可以較為靈活地控制所述latch信號時序，從而主動干預(yù)所述第一電壓比較電路303的最長比較時間。在具體實施中，所述第二電壓比較電路306可以與所述第一電壓比較電路303的內(nèi)部結(jié)構(gòu)相同，可以為相同的生成工藝和生產(chǎn)批次。在具體實施中，所述第二邏輯電路308可以和第一邏輯電路304的內(nèi)部結(jié)構(gòu)相同。一方面使本實施例更易實施、成本較低，另一方面也從控制時序和延遲時間的角度，保證了本發(fā)明實施例異步逐次逼近型模數(shù)轉(zhuǎn)換電路30的同步性。圖7是現(xiàn)有的一種異步逐次逼近型模數(shù)轉(zhuǎn)換電路3010(參見圖1)中外部時鐘信號、鎖存信號以及比較電路103輸出信號的仿真圖；圖8是本發(fā)明異步逐次逼近型模數(shù)轉(zhuǎn)換電路3030(參見圖5)實施例中外部時鐘信號、鎖存信號以及第一電壓比較電路303輸出信號的仿真圖。結(jié)合圖7和圖8所示，以5位adc為例，在相同的外部時鐘信號作用下，當被輸入大信號時(對應(yīng)于圖7的第一區(qū)域和圖8的第一區(qū)域)，現(xiàn)有的異步逐次逼近型模數(shù)轉(zhuǎn)換電路3010中的比較電路103和本發(fā)明異步逐次逼近型模數(shù)轉(zhuǎn)換電路3030實施例中的第一電壓比較電路303均可以完成比較，且比較時均處于穩(wěn)態(tài)；但當被輸入小信號時(對應(yīng)于圖7的第二區(qū)域和圖8的第二區(qū)域)，現(xiàn)有的異步逐次逼近型模數(shù)轉(zhuǎn)換電路3010中的比較電路103進入了亞穩(wěn)態(tài)，出現(xiàn)了所述比較電路103比較不完的現(xiàn)象，而對比地，本發(fā)明異步逐次逼近型模數(shù)轉(zhuǎn)換電路3030實施例中的第一電壓比較電路303基本比較完成，且沒有出現(xiàn)比較不完的現(xiàn)象。雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng)當以權(quán)利要求所限定的范圍為準。當前第1頁12當前第1頁12