本發(fā)明涉及時(shí)間交錯(cuò)型AD轉(zhuǎn)換器。

背景技術(shù)：

AD轉(zhuǎn)換器中有各種架構(gòu)，通過分辨率或采樣頻率、功耗等規(guī)格而區(qū)分使用。其中，以超過1GHz的高速的采樣頻率動(dòng)作的AD轉(zhuǎn)換器難以用單體的AD轉(zhuǎn)換器實(shí)現(xiàn)，所以多數(shù)情況下使用時(shí)間交錯(cuò)(interleaved)型的AD轉(zhuǎn)換器。

時(shí)間交錯(cuò)型AD轉(zhuǎn)換器具有以下架構(gòu)：配置N個(gè)(N是2以上的整數(shù))AD轉(zhuǎn)換器(以下稱作“通道AD轉(zhuǎn)換器”)，向各個(gè)AD轉(zhuǎn)換器輸入將相位均等地錯(cuò)開的動(dòng)作時(shí)鐘信號(hào)，在AD轉(zhuǎn)換后將各輸出數(shù)據(jù)進(jìn)行結(jié)合。因此，各通道AD轉(zhuǎn)換器的動(dòng)作時(shí)鐘頻率可以設(shè)為采樣頻率的1/N倍的頻率。結(jié)果，用采樣頻率超過1GHz的高速的AD轉(zhuǎn)換器也能夠?qū)崿F(xiàn)。

但是，在時(shí)間交錯(cuò)型AD轉(zhuǎn)換器中，因構(gòu)成各通道AD轉(zhuǎn)換器的元件的偏差、錯(cuò)配而發(fā)生各種誤差。特別是，采樣時(shí)的時(shí)鐘信號(hào)的定時(shí)誤差(以下稱作“定時(shí)偏移(timing skew)”)是使AD轉(zhuǎn)換精度(SN比)劣化的重要的課題。

定時(shí)偏移因各通道AD轉(zhuǎn)換器的采樣電路中的開關(guān)、電容元件的偏差或錯(cuò)配、還有從時(shí)鐘生成電路到各通道AD轉(zhuǎn)換器的路徑差而發(fā)生。發(fā)生了定時(shí)偏移時(shí)的AD轉(zhuǎn)換結(jié)果包括在其輸出波譜上發(fā)生的寄生(spurious)信號(hào)。特別是，當(dāng)輸入高頻信號(hào)時(shí)，由定時(shí)偏移帶來的AD轉(zhuǎn)換誤差被較大地呈現(xiàn)，使SN比大幅劣化。

對(duì)時(shí)間交錯(cuò)型AD轉(zhuǎn)換器的定時(shí)偏移進(jìn)行修正的方法到目前為止提出了很多。其中，對(duì)輸入信號(hào)給出參考信號(hào)、將各通道AD轉(zhuǎn)換器的時(shí)鐘信號(hào)的相位用可變延遲電路等進(jìn)行調(diào)整的方法是能夠可靠地且在短時(shí)間內(nèi)對(duì)定時(shí)偏移進(jìn)行修正的方法。提出了作為參考信號(hào)而將由數(shù)字模擬轉(zhuǎn)換器(以 下稱作“DAC”)生成的信號(hào)一邊錯(cuò)開相位一邊輸入、通過檢測(cè)該信號(hào)的邊沿來估計(jì)定時(shí)偏移的方法(例如非專利文獻(xiàn)1)，以及作為參考信號(hào)而輸入斜波、調(diào)整各通道AD轉(zhuǎn)換器的時(shí)鐘信號(hào)的延遲以使各通道AD轉(zhuǎn)換器的AD轉(zhuǎn)換結(jié)果相同的方法(例如非專利文獻(xiàn)2)。

非專利文獻(xiàn)1：V.H.－C.Chen，L.Pi1eggi“A 69.5mW 20GS/s 6b Time－Interleaved ADC With Embedded Time－to－Digital Calibration in 32nm CMOS SOI,”IEEE J.Solid－State Circuits,vo1,49,no.12,pp.2891－2901,Dec.2014.

非專利文獻(xiàn)2：Z.Liu,K.Honda,S.Kawahito“A New Calibration Method for Sampling Clock Skew in Time－interleaved ADC,IEEE International Instrumentation and Measurement Technology Conference,May 2008.

技術(shù)實(shí)現(xiàn)要素：

本申請(qǐng)?zhí)峁┮环N降低了定時(shí)偏移的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器。

本申請(qǐng)的一技術(shù)方案具備：N個(gè)(N是2以上的整數(shù))AD轉(zhuǎn)換器，將模擬輸入電壓轉(zhuǎn)換為數(shù)字值；分頻器，將時(shí)鐘信號(hào)進(jìn)行N分頻而生成N個(gè)分頻時(shí)鐘信號(hào)，將所生成的上述分頻時(shí)鐘信號(hào)向上述N個(gè)AD轉(zhuǎn)換器供給；N個(gè)可變延遲電路，調(diào)整向上述N個(gè)AD轉(zhuǎn)換器分別供給的上述分頻時(shí)鐘信號(hào)的延遲時(shí)間；低通濾波器電路或輸入緩沖器電路，限制上述時(shí)鐘信號(hào)的頻帶而生成參考信號(hào)；以及控制電路，控制上述N個(gè)可變延遲電路的延遲時(shí)間，使被輸入上述參考信號(hào)時(shí)從上述N個(gè)AD轉(zhuǎn)換器輸出的各數(shù)字輸出值的誤差為規(guī)定值以下。

有關(guān)本申請(qǐng)的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器能夠減少定時(shí)偏移。根據(jù)本申請(qǐng)，能夠通過小規(guī)模的追加電路對(duì)時(shí)間交錯(cuò)型AD轉(zhuǎn)換器的定時(shí)偏移進(jìn)行修正。

附圖說明

圖1是表示有關(guān)本申請(qǐng)的實(shí)施方式的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器的結(jié)構(gòu)例的框圖。

圖2是表示在圖1的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器中進(jìn)行定時(shí)偏移修正時(shí)的時(shí)鐘時(shí)間圖。

圖3是表示可變延遲電路的一結(jié)構(gòu)例的電路圖。

圖4是概略地表示參考信號(hào)的波形的圖。

圖5A是表示在發(fā)生定時(shí)偏移時(shí)不進(jìn)行修正時(shí)的模擬結(jié)果的圖。

圖5B是表示在發(fā)生定時(shí)偏移時(shí)應(yīng)用了本實(shí)施方式的修正方法時(shí)的模擬結(jié)果的圖。

附圖標(biāo)記說明

1 AD轉(zhuǎn)換器

2 開關(guān)

3 輸入緩沖器

4 控制電路

5 時(shí)鐘生成器

6 分頻器

7 參考信號(hào)生成電路

8 變換器

9、10、11 電阻元件

12 電容元件

13、14 變換器

15 可變電容元件

ADC1、ADC2、ADC3、ADCN 通道AD轉(zhuǎn)換器

Δtl、Δt2、Δt3、ΔtN 可變延遲電路

ΔtREF 基準(zhǔn)可變延遲電路

具體實(shí)施方式

(作為本申請(qǐng)的基礎(chǔ)的認(rèn)識(shí))

首先，對(duì)作為本申請(qǐng)的基礎(chǔ)的認(rèn)識(shí)進(jìn)行說明。在以往的定時(shí)偏移修正方法中，當(dāng)進(jìn)行了AD轉(zhuǎn)換器的更高速化、高分辨率化時(shí)，需要將DAC輸出的相位控制步驟分得較細(xì)，所以導(dǎo)致修正時(shí)間的增大及修正用的追加電路的復(fù)雜化。此外，斜波等參考信號(hào)的生成也隨著AD轉(zhuǎn)換器的高速化、高分辨率化而變得難以實(shí)現(xiàn)。

所以，本發(fā)明者們?yōu)榱藢?shí)現(xiàn)能夠抑制修正用的追加電路的規(guī)模并且將 定時(shí)偏移正確地修正而防止AD轉(zhuǎn)換誤差的發(fā)生的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器，進(jìn)行了專門研究。

本申請(qǐng)的一技術(shù)方案具備：N個(gè)(N是2以上的整數(shù))AD轉(zhuǎn)換器，將模擬輸入電壓轉(zhuǎn)換為數(shù)字值；分頻器，將時(shí)鐘信號(hào)進(jìn)行N分頻，生成N個(gè)分頻時(shí)鐘信號(hào)，將所生成的上述N個(gè)分頻時(shí)鐘信號(hào)向上述N個(gè)AD轉(zhuǎn)換器供給；至少(N－1)個(gè)可變延遲電路，調(diào)整上述N個(gè)分頻時(shí)鐘信號(hào)中的至少(N－1)個(gè)分頻時(shí)鐘信號(hào)的延遲時(shí)間；低通濾波器電路或輸入緩沖器電路，限制上述時(shí)鐘信號(hào)的頻帶而生成參考信號(hào)；以及控制電路，控制上述至少(N－1)個(gè)可變延遲電路的延遲時(shí)間，使被輸入上述參考信號(hào)時(shí)從上述N個(gè)AD轉(zhuǎn)換器輸出的數(shù)字輸出值間的誤差減少。

根據(jù)該技術(shù)方案，控制至少(N－1)個(gè)可變延遲電路的延遲時(shí)間，使被輸入限制時(shí)鐘信號(hào)的頻帶而生成的參考信號(hào)時(shí)從N個(gè)AD轉(zhuǎn)換器輸出的數(shù)字輸出值間的誤差減少。由此，能夠使N個(gè)AD轉(zhuǎn)換器的采樣的相位一致。因此，能夠抑制由定時(shí)偏移帶來的AD轉(zhuǎn)換性能的劣化。

在上述技術(shù)方案中，也可以是，上述時(shí)間交錯(cuò)型AD轉(zhuǎn)換器具備上述低通濾波器電路；上述低通濾波器電路由無源元件構(gòu)成。

根據(jù)該技術(shù)方案，進(jìn)行頻帶限制的電路是使用無源元件的低通濾波器電路，所以能夠抑制進(jìn)行頻帶限制的電路的規(guī)模。

在上述技術(shù)方案中，也可以是，上述時(shí)間交錯(cuò)型AD轉(zhuǎn)換器具備上述輸入緩沖器電路；還具備對(duì)向上述輸入緩沖器電路輸入的上述時(shí)鐘信號(hào)的振幅及共用電位進(jìn)行調(diào)整的電路。

根據(jù)該技術(shù)方案，進(jìn)行頻帶限制的電路是輸入緩沖器電路，所以能夠抑制進(jìn)行頻帶限制的電路的規(guī)模。

在上述技術(shù)方案中，也可以是，對(duì)上述時(shí)鐘信號(hào)的振幅及共用電位進(jìn)行調(diào)整的電路包括至少一個(gè)電阻元件。

在上述技術(shù)方案中，也可以是，對(duì)上述時(shí)鐘信號(hào)的振幅及共用電位進(jìn)行忒正的電路是由無源元件構(gòu)成的低通濾波器電路。

也可以是，上述控制電路控制上述至少(N－1)個(gè)可變延遲電路的延遲時(shí)間，使被輸入上述參考信號(hào)時(shí)從上述N個(gè)AD轉(zhuǎn)換器輸出的數(shù)字輸出值間的誤差為規(guī)定值以下。

在上述技術(shù)方案中，也可以是，上述控制電路控制上述至少(N－1)個(gè)可變延遲電路的延遲時(shí)間，使被輸入上述參考信號(hào)時(shí)從與上述至少(N－1)個(gè)可變延遲電路對(duì)應(yīng)的(N－1)個(gè)AD轉(zhuǎn)換器分別輸出的數(shù)字輸出值與上述(N－1)個(gè)AD轉(zhuǎn)換器以外的AD轉(zhuǎn)換器的數(shù)字輸出值間的誤差為規(guī)定值以下。

在上述技術(shù)方案中，也可以是，上述至少(N－1)個(gè)可變延遲電路是調(diào)整上述N個(gè)分頻時(shí)鐘信號(hào)的延遲時(shí)間的N個(gè)可變延遲電路；上述控制電路控制上述N個(gè)可變延遲電路的延遲時(shí)間，使被輸入上述參考信號(hào)時(shí)從上述N個(gè)AD轉(zhuǎn)換器分別輸出的數(shù)字輸出值與預(yù)先設(shè)定的基準(zhǔn)值間的誤差為規(guī)定值以下。

在上述技術(shù)方案中，也可以是，還具備調(diào)整上述時(shí)鐘信號(hào)的延遲時(shí)間的基準(zhǔn)可變延遲電路；上述控制電路控制上述基準(zhǔn)可變延遲電路的延遲時(shí)間，在上述參考信號(hào)的波形的傾斜為規(guī)定的大小以上的位置，使上述N個(gè)AD轉(zhuǎn)換器進(jìn)行采樣。

根據(jù)該技術(shù)方案，控制基準(zhǔn)可變延遲電路的延遲時(shí)間，在參考信號(hào)的波形的傾斜為規(guī)定的大小以上的位置，N個(gè)AD轉(zhuǎn)換器進(jìn)行采樣。因而，能夠使由定時(shí)偏移引起的參考信號(hào)的電平的差異成為某種程度以上的值。結(jié)果，能夠適當(dāng)?shù)剡M(jìn)行定時(shí)偏移的修正。

以下，按照附圖對(duì)本申請(qǐng)的實(shí)施方式進(jìn)行說明。

圖1是表示有關(guān)本實(shí)施方式的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器的結(jié)構(gòu)例的框圖。在圖1中，作為AD轉(zhuǎn)換器1，舉例并聯(lián)地配置有N個(gè)(N是2以上的整數(shù))通道AD轉(zhuǎn)換器ADC1、ADC2、…、ADCN的N通道時(shí)間交錯(cuò)型AD轉(zhuǎn)換器。

圖1的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器還具備控制電路4、時(shí)鐘生成器5及分頻器6。本實(shí)施方式的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器也可以還具備開關(guān)2及輸入緩沖器3。此外，圖1的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器具備N個(gè)可變延遲電路Δt1、Δt2、Δt3、…、ΔtN。可變延遲電路Δt1、Δt2、Δt3、…、ΔtN分別具有例如與后述可變延遲電路1A相同的結(jié)構(gòu)。

輸入緩沖器3的輸入端子連接于開關(guān)2，輸出端子連接于各通道AD轉(zhuǎn)換器ADC1～ADCN的輸入端子。開關(guān)2在輸入信號(hào)Vsig側(cè)與參考信號(hào)生 成電路7(后述)側(cè)之間切換輸入緩沖器3的輸入端子的連接目的地。另外，開關(guān)2既可以由用戶以手動(dòng)切換，也可以由控制電路4自動(dòng)切換。

控制電路4例如包括復(fù)用器，將各通道AD轉(zhuǎn)換器ADC1～ADCN的輸出數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。關(guān)于控制電路4的功能再后述。時(shí)鐘生成器5包括例如鎖相環(huán)(PLL)，生成采樣頻率Fs的時(shí)鐘信號(hào)CLK。

分頻器6將由時(shí)鐘生成器5生成的時(shí)鐘信號(hào)CLK的采樣頻率Fs分頻為1/N。由此，分頻器6從時(shí)鐘信號(hào)CLK生成相位為2π/N*k(k＝l、2、…、N)的N個(gè)分頻時(shí)鐘信號(hào)CLK1、CLK2、CLK3、…、CLKN。即，分頻器6將時(shí)鐘信號(hào)CLK進(jìn)行N分頻而生成相位不同的N個(gè)時(shí)鐘信號(hào)。

在通常動(dòng)作時(shí)，開關(guān)2被設(shè)定到輸入信號(hào)Vsig側(cè)。輸入信號(hào)Vsig經(jīng)由輸入緩沖器3供給至各通道AD轉(zhuǎn)換器ADC1～ADCN的輸入端子Vin。AD轉(zhuǎn)換后的各通道AD轉(zhuǎn)換器ADC1～ADCN的輸出數(shù)據(jù)輸入至控制電路4，由控制電路4的復(fù)用器轉(zhuǎn)換為串行數(shù)據(jù)，從控制電路4輸出。

接著，對(duì)有關(guān)本實(shí)施方式的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器的動(dòng)作時(shí)鐘信號(hào)進(jìn)行說明。首先，由時(shí)鐘生成器5生成的采樣頻率Fs的時(shí)鐘信號(hào)CLK被輸入至分頻器6。分頻器6將時(shí)鐘信號(hào)CLK分頻為1/N，進(jìn)一步生成相位為2π/N*k(k＝l～N)的N個(gè)分頻時(shí)鐘信號(hào)CLK1～CLKN。這些分頻時(shí)鐘信號(hào)CLK1～CLKN在分別經(jīng)由可變延遲電路Δt1～ΔtN后，被輸入至各通道AD轉(zhuǎn)換器ADC1～ADCN的時(shí)鐘端子Clk。

這里，需要向各通道AD轉(zhuǎn)換器ADC1～ADCN輸入相位被均等地錯(cuò)開了2π/N的N個(gè)分頻時(shí)鐘信號(hào)。但是，實(shí)際上，因?yàn)楦鞣N誤差因素，難以保證正確的相位。誤差因素之一，是各通道AD轉(zhuǎn)換器ADC1～ADCN的采樣電路中的開關(guān)和電容的偏差或錯(cuò)配。此外，由向配置了N個(gè)的通道AD轉(zhuǎn)換器ADC1～ADCN的時(shí)鐘信號(hào)或輸入信號(hào)的配線路徑的長(zhǎng)度或寄生電容的差異引起的誤差也是因素之一。因這樣的理由發(fā)生的各通道AD轉(zhuǎn)換器ADC1～ADCN的時(shí)鐘信號(hào)的相位誤差被稱作定時(shí)偏移，被表示為AD轉(zhuǎn)換結(jié)果的誤差。

本實(shí)施方式的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器也可以還具備參考信號(hào)生成電路7和作為參考信號(hào)用的可變延遲電路1B的基淮可變延遲電路ΔtREF。

對(duì)于參考信號(hào)生成電路7，輸入將頻率分頻為1/N之前的時(shí)鐘信號(hào) CLK。參考信號(hào)生成電路7包括變換器(inverter)電路8、電阻元件9、10、11和電容元件12。電阻元件9、10、11(無源元件的一例)和電容元件12(無源元件的一例)構(gòu)成頻帶限制電路(低通濾波器電路的一例)。

基準(zhǔn)可變延遲電路ΔtREF設(shè)在時(shí)鐘生成器5與參考信號(hào)生成電路7之間。關(guān)于基準(zhǔn)可變延遲電路ΔtREF的功能在后面敘述。

圖2是在圖1的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器中進(jìn)行定時(shí)偏移修正時(shí)的時(shí)鐘時(shí)間圖。以下，使用圖1的結(jié)構(gòu)圖和圖2的時(shí)鐘時(shí)間圖說明修正定時(shí)偏移的方法。

首先，將開關(guān)2切換到參考信號(hào)生成電路7側(cè)，將來自參考信號(hào)生成電路7的輸出信號(hào)提供給輸入緩沖器3。這里，通過包括電阻元件9、10、11和電容元件12的頻帶限制電路，對(duì)從變換器電路8輸出的時(shí)鐘信號(hào)施加低通濾波。由此，穿過參考信號(hào)生成電路7后的時(shí)鐘信號(hào)的上升及下降的時(shí)間常數(shù)劣化。結(jié)果，生成圖2的時(shí)間圖所示的信號(hào)TIN那樣的鈍化的波形。

此外，電阻元件9、10、11還具有作為對(duì)被輸入的時(shí)鐘信號(hào)CLK的振幅及共用電壓值進(jìn)行調(diào)整的電路的功能。在圖1的情況下，通過電阻元件9、10、11，將時(shí)鐘信號(hào)CLK的振幅及共用電壓值匹配于輸入緩沖器3的輸入范圍來調(diào)整。

另外，在使用輸入緩沖器3那樣的電路來驅(qū)動(dòng)輸入信號(hào)的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器中，并不一定需要上述電容元件12。通常，輸入緩沖器被設(shè)計(jì)為，保證到輸入信號(hào)頻帶為止的增益。因此，輸入緩沖器相對(duì)于比輸入信號(hào)快的采樣的時(shí)鐘信號(hào)的頻率已經(jīng)是頻帶外的情況較多。即，輸入緩沖器3(輸入緩沖器電路的一例)作為頻帶限制電路發(fā)揮功能。

通過用上述方法進(jìn)行頻帶限制，向各通道AD轉(zhuǎn)換器ADC1～ADCN輸入上升及下降的時(shí)間常數(shù)劣化的信號(hào)TIN。對(duì)時(shí)鐘信號(hào)CLK而言，由包括PLL等的時(shí)鐘生成器5作為具有正確的相位的脈沖信號(hào)來生成。因此，信號(hào)TIN作為具有正確的采樣相位的參考信號(hào)TIN發(fā)揮功能。即，各通道AD轉(zhuǎn)換器ADC1～ADCN通過以參考信號(hào)TIN為基準(zhǔn)對(duì)各自的采樣的定時(shí)的相位進(jìn)行調(diào)整，能夠?qū)⒍〞r(shí)偏移修正。

如圖2的時(shí)間圖所示，按照分頻時(shí)鐘信號(hào)CLK1、CLK2、…、CLKN， 各通道AD轉(zhuǎn)換器ADC1、ADC2、…、ADCN以分頻前的時(shí)鐘信號(hào)CLK的1周期的相位間隔依次對(duì)參考信號(hào)TIN進(jìn)行采樣。

這里，在完全沒有發(fā)生定時(shí)偏移的理想的狀態(tài)下，各通道AD轉(zhuǎn)換器ADC1～ADCN應(yīng)該將參考信號(hào)TIN的相同的輸入電壓值進(jìn)行采樣。因而，全部通道AD轉(zhuǎn)換器ADC1、ADC2、…、ADCN輸出相同的數(shù)字值作為AD轉(zhuǎn)換輸出值。

相反，在從通道AD轉(zhuǎn)換器ADC1～ADCN輸出的數(shù)字值中的某個(gè)不同的情況下，意味著發(fā)生了定時(shí)偏移。在此情況下，控制電路4調(diào)整可變延遲電路Δt1、Δt2、…、ΔtN，以從全部通道AD轉(zhuǎn)換器ADC1、ADC2、…、ADCN輸出相同的數(shù)字值。這樣，控制電路4以數(shù)字值讀取定時(shí)偏移，控制可變延遲電路Δt1～ΔtN。由此，能夠?qū)⒍〞r(shí)偏移修正。例如，控制電路4檢測(cè)通道AD轉(zhuǎn)換器ADC1～ADCN的數(shù)字輸出間的誤差，根據(jù)檢測(cè)到的誤差，調(diào)整與該誤差對(duì)應(yīng)的一個(gè)或多個(gè)可變延遲電路的延遲時(shí)間。

圖3是表示可變延遲電路1A的結(jié)構(gòu)例的電路圖?？勺冄舆t電路Δt1～ΔtN具有與圖3的可變延遲電路1A相同的結(jié)構(gòu)。即，可變延遲電路Δt1～ΔtN分別包括將分頻時(shí)鐘信號(hào)CLK1～CLKN傳輸?shù)淖儞Q器13、14的串聯(lián)電路、和連接在該串聯(lián)電路的中途節(jié)點(diǎn)上的可變電容元件15?？勺冸娙菰?5的電容值根據(jù)來自控制電路4的數(shù)字信號(hào)輸入而變化。

在可變電容元件15的電容值較大的情況下，分頻時(shí)鐘信號(hào)CLK1～CLKN的設(shè)置(settling)劣化，分頻時(shí)鐘信號(hào)CLK1～CLKN的信號(hào)電平超過后段的變換器14的閾值為止的時(shí)間增加。因此，能夠使分頻時(shí)鐘信號(hào)CLK1～CLKN的延遲時(shí)間變大。

另一方面，在可變電容元件15的電容值較小的情況下，分頻時(shí)鐘信號(hào)CLK1～CLKN的信號(hào)電平能夠在短時(shí)間內(nèi)超過后段的變換器14的閾值。因此，能夠抑制分頻時(shí)鐘信號(hào)CLK1～CLKN的延遲時(shí)間。作為初始值，將可變電容元件15的電容值設(shè)為可變范圍的中間值，由此能夠?qū)⒎诸l時(shí)鐘信號(hào)CLK1～CLKN加快(減少延遲時(shí)間)或延緩(增大延遲時(shí)間)。

即，控制電路4在使可變延遲電路1A的延遲時(shí)間增大的情況下，使可變電容元件15的電容值增大，在使可變延遲電路1A的延遲時(shí)間減少的情況下，使可變電容元件15的電容值減小。

另外，在參考信號(hào)TIN的電壓值較大地變化的部位，各通道AD轉(zhuǎn)換器ADC1～ADCN進(jìn)行采樣，由此能夠正確地檢測(cè)定時(shí)偏移，在短時(shí)間內(nèi)將定時(shí)偏移修正。

圖4是概略地表示參考信號(hào)TIN的波形的圖。在圖4中，橫軸表示時(shí)間，縱軸表示電壓。在圖4中，示出了因采樣位置造成的定時(shí)偏移所帶來的電壓差的顯現(xiàn)方式的差異。

在時(shí)鐘信號(hào)CLK剛開始從H電平設(shè)置為L(zhǎng)電平后的時(shí)刻Φ1，參考信號(hào)TIN的波形的傾斜較大。因此，由定時(shí)偏移Δt帶來的電壓差Δv1較大地顯現(xiàn)。另一方面，在參考信號(hào)開始從H電平設(shè)置為L(zhǎng)電平、電壓值成為飽和狀態(tài)的時(shí)刻Φ2，由定時(shí)偏移Δt帶來的電壓差Δv2變小。

根據(jù)參考信號(hào)TIN的頻率不高等的情況，沒有參考信號(hào)的電壓值的變化的狀態(tài)、即穩(wěn)定地具有H電平期間或L電平期間那樣的波形不少。因此，如果在這樣的期間中通道AD轉(zhuǎn)換器ADC1～ADCN進(jìn)行采樣，則由定時(shí)偏移帶來的電壓差完全不被顯現(xiàn)。

所以，如圖1所示，也可以在時(shí)鐘生成器5與參考信號(hào)生成電路7之間設(shè)置參考信號(hào)TIN用的基準(zhǔn)可變延遲電路ΔtREF。該基準(zhǔn)可變延遲電路ΔtREF也可以具有與設(shè)在各通道AD轉(zhuǎn)換器ADC1、ADC2、…、ADCN和分頻器6之間的可變延遲電路Δtl、Δt2、…、ΔtN相同的結(jié)構(gòu)?；鶞?zhǔn)可變延遲電路ΔtREF與可變延遲電路Δt1～ΔtN同樣，通過根據(jù)來自控制電路4的數(shù)字值輸入來控制可變電容元件的電容值，調(diào)整參考信號(hào)TIN的延遲時(shí)間。

當(dāng)進(jìn)行修正處理時(shí)，控制電路4控制基準(zhǔn)可變延遲電路ΔtREF的延遲時(shí)間，在參考信號(hào)TIN的波形的傾斜為規(guī)定的大小以上的位置，使各通道AD轉(zhuǎn)換器ADC1～ADCN進(jìn)行采樣。

所謂規(guī)定的大小，例如可以為相對(duì)于預(yù)先設(shè)定的時(shí)間差Δt0預(yù)先設(shè)定的電壓差Δv0。

例如，控制電路4將基準(zhǔn)可變延遲電路ΔtREF的延遲時(shí)間每次錯(cuò)開預(yù)先設(shè)定的時(shí)間差Δt0，每當(dāng)錯(cuò)開時(shí)，測(cè)量例如從通道AD轉(zhuǎn)換器ADC1輸出的參考信號(hào)TIN的電壓值，計(jì)算各時(shí)間差Δt0的電壓差Δv。并且，控制電路4也可以采用計(jì)算出的電壓差Δv成為預(yù)先設(shè)定的電壓差Δv0以上時(shí)的 延遲時(shí)間作為在修正處理中使用的基準(zhǔn)可變延遲電路ΔtREF的延遲時(shí)間。

代替地，控制電路4也可以采用計(jì)算出的電壓差Δv為最大值時(shí)的延遲時(shí)間作為在修正處理中使用的基準(zhǔn)可變延遲電路ΔtREF的延遲時(shí)間。

控制電路4將基準(zhǔn)可變延遲電路ΔtREF的延遲時(shí)間固定為作為在修正處理中使用的延遲時(shí)間采用的值。然后，例如控制電路4控制各可變延遲電路Δt2、…、ΔtN的可變電容元件15的電容值來調(diào)整各自的延遲時(shí)間，以使各通道AD轉(zhuǎn)換器ADC2～ADCN的AD轉(zhuǎn)換結(jié)果與通道AD轉(zhuǎn)換器ADC1的AD轉(zhuǎn)換結(jié)果的誤差成為規(guī)定值以下。由此，能夠正確地進(jìn)行定時(shí)偏移的修正。在此情況下，也可以不設(shè)置可變延遲電路Δt1。上述規(guī)定值可以根據(jù)需要的精度而設(shè)定為適當(dāng)?shù)闹怠?/p>

代替地，控制電路4也可以控制各可變延遲電路Δt2、…、ΔtN的可變電容元件15的電容值來調(diào)整各自的延遲時(shí)間，以使各通道AD轉(zhuǎn)換器ADC2～ADCN的AD轉(zhuǎn)換結(jié)果與通道AD轉(zhuǎn)換器ADC1的AD轉(zhuǎn)換結(jié)果的誤差為最小。即，控制電路4例如也可以將可變延遲電路Δt2的可變電容元件15的電容值每次錯(cuò)開預(yù)先設(shè)定的電容幅度ΔC0，每當(dāng)錯(cuò)開時(shí)，測(cè)量從通道AD轉(zhuǎn)換器ADC1、ADC2輸出的參考信號(hào)TIN的各電壓值，計(jì)算兩者的電壓差ΔV12。并且，也可以采用電壓差ΔV12為最小時(shí)的可變電容元件15的電容值作為調(diào)整后的電容值?？刂齐娐?關(guān)于各可變延遲電路Δt3、…、ΔtN也只要同樣地進(jìn)行、分別求出與通道AD轉(zhuǎn)換器ADC1的誤差為最小的可變電容元件15的電容值就可以。

在上述中，以通道AD轉(zhuǎn)換器ADC1為基準(zhǔn)，但也可以代之而以通道AD轉(zhuǎn)換器ADC2～ADCN的某一個(gè)為基準(zhǔn)。即，控制電路4也可以控制各可變延遲電路的可變電容元件15的電容值來調(diào)整各自的延遲時(shí)間，以使作為基準(zhǔn)的通道AD轉(zhuǎn)換器的AD轉(zhuǎn)換結(jié)果與其他通道AD轉(zhuǎn)換器的AD轉(zhuǎn)換結(jié)果成為規(guī)定值以下或最小。在此情況下，也可以不設(shè)置與作為基準(zhǔn)的通道AD轉(zhuǎn)換器對(duì)應(yīng)的可變延遲電路。詳細(xì)地講，控制電路4將作為基準(zhǔn)的通道AD轉(zhuǎn)換器的AD轉(zhuǎn)換結(jié)果與另一個(gè)通道AD轉(zhuǎn)換器的AD轉(zhuǎn)換結(jié)果進(jìn)行比較，生成誤差信息?？刂齐娐?根據(jù)該誤差信息調(diào)整與該通道AD轉(zhuǎn)換器對(duì)應(yīng)的可變延遲電路的延遲時(shí)間?？刂齐娐?關(guān)于其余的其他通道AD轉(zhuǎn)換器也進(jìn)行相同的處理。由此，能夠減小從AD轉(zhuǎn)換器ADC1～ADCN 輸出的數(shù)字輸出值間的誤差。

此外，在上述中，以通道AD轉(zhuǎn)換器ADC1～ADCN的某一個(gè)為基準(zhǔn)，但也可以代之而由控制電路4計(jì)算由通道AD轉(zhuǎn)換器ADC1～ADCN得到的參考信號(hào)TIN的AD轉(zhuǎn)換結(jié)果的平均值或中間值?？刂齐娐?也可以控制各可變延遲電路Δt1～ΔtN的可變電容元件15的電容值來調(diào)整各自的延遲時(shí)間，以使該計(jì)算結(jié)果與各通道AD轉(zhuǎn)換器ADC1～ADCN的AD轉(zhuǎn)換結(jié)果的誤差成為規(guī)定值以下或最小。由通道AD轉(zhuǎn)換器ADC1～ADCN進(jìn)行的參考信號(hào)TIN的AD轉(zhuǎn)換、以及由控制電路4進(jìn)行的平均值或中間值的計(jì)算及延遲時(shí)間的調(diào)整也可以重復(fù)多次。

進(jìn)而，也可以代替上述而由控制電路4存儲(chǔ)預(yù)先設(shè)定的基準(zhǔn)值并使用該基準(zhǔn)值。即，控制電路4也可以控制各可變延遲電路Δt1～ΔtN的可變電容元件15的電容值來調(diào)整各自的延遲時(shí)間，以使控制電路4所存儲(chǔ)的基準(zhǔn)值與各通道AD轉(zhuǎn)換器ADC1～ADCN的AD轉(zhuǎn)換結(jié)果的誤差成為規(guī)定值以下或最小。由此，能夠減小從AD轉(zhuǎn)換器ADC1～ADCN輸出的數(shù)字輸出值間的誤差。

另外，圖1的結(jié)構(gòu)是時(shí)間交錯(cuò)型AD轉(zhuǎn)換器的一結(jié)構(gòu)例，本申請(qǐng)并不限于圖1的結(jié)構(gòu)。也可以是不使用輸入緩沖器3而直接將輸入信號(hào)Vsig向各通道AD轉(zhuǎn)換器ADC1～ADCN提供的結(jié)構(gòu)。即，本申請(qǐng)對(duì)于不具備輸入緩沖器的交錯(cuò)型AD轉(zhuǎn)換器也能夠應(yīng)用。在此情況下，通過上述的構(gòu)成頻帶限制電路的電容元件12和電阻元件9、10、11，限制時(shí)鐘信號(hào)CLK的頻帶。

此外，在不使用輸入緩沖器3的結(jié)構(gòu)的情況下，作為AD轉(zhuǎn)換器也可以使用輸入側(cè)具有軌到軌(rail to rail)的架構(gòu)的AD轉(zhuǎn)換器。在此情況下，并不一定需要由電阻元件9、10、11進(jìn)行的時(shí)鐘信號(hào)CLK的振幅及共用電壓值的調(diào)整。

圖5A表示在發(fā)生定時(shí)偏移時(shí)不進(jìn)行修正時(shí)的模擬結(jié)果的圖。圖5B是表示在發(fā)生定時(shí)偏移時(shí)應(yīng)用了本實(shí)施方式的修正方法時(shí)的模擬結(jié)果的圖。在圖5A、圖5B中，橫軸表示頻率(GHz)，縱軸表示振幅(dBFS)。在圖5A、圖5B的模擬中，設(shè)交錯(cuò)數(shù)(即通道AD轉(zhuǎn)換器的個(gè)數(shù))N為16，時(shí)鐘信號(hào)CLK的采樣頻率Fs為2GHz。

當(dāng)不進(jìn)行修正時(shí)，如圖5A所示，發(fā)生多個(gè)信號(hào)成分以外的寄生成分。但是，通過應(yīng)用本實(shí)施方式的修正，如圖5B所示，可知上述寄生成分被抑制。

如以上那樣，根據(jù)本實(shí)施方式，能夠?qū)r(shí)間交錯(cuò)型AD轉(zhuǎn)換器的定時(shí)偏移進(jìn)行修正，結(jié)果，能夠防止由定時(shí)偏移引起的AD轉(zhuǎn)換誤差的發(fā)生。此外，由于在本實(shí)施方式中使用的頻帶限制電路等追加電路是使用電阻元件及電容元件的簡(jiǎn)單的結(jié)構(gòu)，所以能夠以小規(guī)模的追加電路實(shí)現(xiàn)本實(shí)施方式的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器。

在本申請(qǐng)中，圖1所示的框圖的功能模塊的全部或一部分可以由包括半導(dǎo)體裝置、半導(dǎo)體集成電路(IC)或LSI(large sca1e integration)的一個(gè)或多個(gè)電子電路執(zhí)行。LSI或IC既可以集成在一個(gè)芯片中，也可以將多個(gè)芯片組合而構(gòu)成。例如，存儲(chǔ)元件以外的功能模塊也可以集成在一個(gè)芯片中。這里稱作LSI或1C，但根據(jù)集成程度而叫法變化，也可以稱作系統(tǒng)LSI、VLSI(very 1arge scale integration)或ULSI(ultra large scale integration)。在LSI的制造后被編程的Field Programmable Gate Array(FPGA)或能夠進(jìn)行LSI內(nèi)部的接合關(guān)系的重構(gòu)或LSI內(nèi)部的電路劃分的設(shè)置的reconfigurable logic device也能夠以相同的目的使用。

進(jìn)而，圖1所示的框圖的功能模塊的全部或一部分的功能或操作可以通過軟件處理來執(zhí)行。在此情況下，軟件被記錄到一個(gè)或多個(gè)ROM、光盤、硬盤等非暫時(shí)性記錄介質(zhì)中，在軟件被處理裝置(processor)執(zhí)行的情況下，軟件使處理裝置(processor)和周邊的設(shè)備執(zhí)行軟件內(nèi)的特定的功能。系統(tǒng)或裝置也可以具備記錄有軟件的一個(gè)或一個(gè)以上的非暫時(shí)性記錄介質(zhì)、處理裝置(processor)及需要的硬件設(shè)備、例如接口。

有關(guān)本申請(qǐng)的時(shí)間交錯(cuò)型AD轉(zhuǎn)換器能夠以小面積的追加電路對(duì)定時(shí)偏移進(jìn)行修正，能夠防止由定時(shí)偏移引起的AD轉(zhuǎn)換誤差的發(fā)生，所以作為無線通信裝置或雷達(dá)裝置等是有用的。