本發(fā)明涉及集成電路設(shè)計技術(shù)領(lǐng)域，尤其涉及一種防止邏輯信號誤翻轉(zhuǎn)的電路。

背景技術(shù)：

在任何的數(shù)字電路設(shè)計中，信號的正確性都是非常重要的，當(dāng)信號中存在毛刺時，往往造成電路中邏輯信號的誤翻轉(zhuǎn)，導(dǎo)致電路的誤觸發(fā)或誤采樣。一般的，電路中毛刺信號產(chǎn)生的原因很多，例如，信號間的干擾、阻擋不匹配、信號反射、邏輯競爭等都有可能產(chǎn)生毛刺。當(dāng)信號中產(chǎn)生毛刺時，會導(dǎo)致整個電路的運行錯誤。因此，需要提供一種防止毛刺導(dǎo)致信號錯誤操作的方法。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于提供一種防止邏輯電路誤翻轉(zhuǎn)的方法及電路，解決現(xiàn)有技術(shù)中的電路信號由于毛刺而誤翻轉(zhuǎn)的技術(shù)問題。

為解決上述技術(shù)問題，本發(fā)明提供一種防止邏輯信號誤翻轉(zhuǎn)的電路，包括：邏輯電路，所述邏輯電路具有一輸入端和一輸出端；電容，所述電容連接于所述輸入端與所述輸出端之間。

可選的，所述電容為寄生定容。

可選的，所述寄生電容由位于同層中鄰近的金屬線或多晶硅線產(chǎn)生。

可選的，通過調(diào)節(jié)鄰近的兩條金屬線或多晶硅線的間距及寬度，調(diào)節(jié)所述寄生電容的電容值。

可選的，鄰近的金屬線或多晶硅線的間距越小，則寄生電容的電容值越大；鄰近的金屬線或多晶硅線的寬度越大，則寄生電容的電容值越大。

可選的，所述電容的電容值為0~100E-15F。

可選的，所述邏輯電路為與門電路、或門電路或者非門電路中的任意一種或其相互組合。

與現(xiàn)有技術(shù)相比，本發(fā)明的防止邏輯信號誤翻轉(zhuǎn)的電路至少具有以下有益效果：

本發(fā)明的電路中在邏輯電路的輸入端和輸出端之間連接一電容，當(dāng)輸入端出現(xiàn)毛刺信號時，使得輸出端不會受到毛刺信號的誤觸發(fā)而翻轉(zhuǎn)。并且，所述電容可以采用電路內(nèi)部的寄生電容，利用電路內(nèi)部互連線形成寄生電容，從而不會增加電路的面積，也不必增加額外的器件成本。

附圖說明

圖1為本發(fā)明一實施例中的防止邏輯信號誤翻轉(zhuǎn)的電路示意圖；

圖2為本發(fā)明一實施例中的寄生電容的結(jié)構(gòu)示意圖；

圖3為本發(fā)明一實施例中的電路的仿真示意圖。

具體實施方式

在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施的限制。

其次，本發(fā)明利用示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，所述示意圖只是實例，其在此不應(yīng)限制本發(fā)明保護的范圍。

為了解決背景技術(shù)中的問題，本發(fā)明提供一種防止邏輯信號誤翻轉(zhuǎn)的電路，在邏輯電路的輸入端和輸出端之間連接一電容，當(dāng)輸入端出現(xiàn)毛刺信號時，該電容使得輸出端不會受到毛刺信號的觸發(fā)而翻轉(zhuǎn)。并且，所述電容可以采用電路內(nèi)部的寄生電容，利用電路內(nèi)部互連線形成寄生電容，從而不會增加電路的面積，也不必增加額外的器件成本。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，以下結(jié)合附圖1至圖3對本發(fā)明的防止邏輯信號誤翻轉(zhuǎn)的方法及電路進行詳細描述。

參考圖1所示，本發(fā)明提供的防止邏輯信號誤翻轉(zhuǎn)的電路包括邏輯電路10和電容20，其中，所述邏輯電路10具有一輸入端IN和一輸出端OUT，所述電容30連接于所述輸入端IN與所述輸出端OUT之間。

在本發(fā)明中，所述電容20優(yōu)選采用寄生電容，所述寄生電容由位于同層中鄰近的金屬線或多晶硅線形成。形成寄生電容的俯視示意圖參考圖2中所示，電路在制備過程中，在同一層的金屬互連線中，在介質(zhì)層30中采用金屬連線將該層相鄰的兩條金屬線（或多晶硅線）40分別連接至輸入端IN和輸出端OUT，使得輸入端IN和輸出端OUT之間串聯(lián)該寄生電容。并且，所述寄生電容的電容值設(shè)置為0~100E-15F，例如，可以為20E-15F、45E-15F、60E-15F、80E-15F等。本實施例中，可以調(diào)節(jié)金屬線40之間的間距d或?qū)挾葁，從而改變寄生電容的電容值，其中，兩條金屬線40之間的間距d越小寄生電容的電容值就越大，兩條金屬線40之間相對的寬度w越大，寄生電容的電容值就越大。

本發(fā)明中，所述邏輯電路10為與門電路、或門電路或者非門電路中的任意一種或其組合。本實施例中，邏輯電路以兩個反相器（兩個串聯(lián)的非門電路）為例進行說明，在兩個反相器的輸入端和輸出端之間連接一電容，且反相器還分別連接工作電壓VDD及地端GND，工作電壓VDD和地端GND均可能會在輸入端IN中產(chǎn)生毛刺，當(dāng)輸入端IN出現(xiàn)毛刺信號時，輸出端OUT不會受到毛刺信號的誤觸發(fā)而翻轉(zhuǎn)。具體的，電路中仿真示意圖參考圖3所示，圖3中的橫坐標(biāo)為時間，縱坐標(biāo)為電壓，當(dāng)輸入端IN出現(xiàn)毛刺時，由于寄生電容的牽制作用，輸出端OUT相應(yīng)的會有一個響應(yīng)延時，并且，寄生電容有一定的濾波作用，使得輸入端IN的毛刺到達輸出端OUT時變平變緩，使得毛刺信號達到輸出端時的幅度下降，從而輸出端OUT不會做出響應(yīng)，可以有效地防止誤翻轉(zhuǎn)用。

本發(fā)明中利用電路內(nèi)部互連線形成寄生電容，從而不會增加電路的面積，也不必增加額外的器件成本。當(dāng)然，本發(fā)明中的其他實施例中，當(dāng)電路中具有足夠的面積時，也可以在邏輯電路的輸入端和輸出端之間額外設(shè)置一電容，而不必采用電路電路的寄生電容。

此外，圖3中給出寄生電容取不同的電容值時電路的仿真示意圖，例如，本發(fā)明中能夠通過調(diào)節(jié)電容值的大小，從而調(diào)節(jié)電容對毛刺信號的牽制及濾波作用，從而抑制輸出端OUT對輸入端IN的毛刺信號的響應(yīng)。圖3中分別給出了電容值為C1、C2、C3、C4時，其中，C1為20E-15F、C2為50E-15F、C3為60E-15F、C4為80E-15F電路的仿真曲線。從圖中可以看出，寄生電容的電容值越大，毛刺信號達到輸出端OUT時越平緩，從而電容值越大電容對毛刺信號的牽制及濾波作用越強，從而提高電路的可靠性。

綜上所述，本發(fā)明提供一種防止邏輯信號誤翻轉(zhuǎn)的方法及電路，在邏輯電路的輸入端和輸出端之間連接一電容，使得當(dāng)輸入端出現(xiàn)毛刺信號時，輸出端不會受到毛刺信號的觸發(fā)而翻轉(zhuǎn)。并且，所述電容可以采用電路內(nèi)部的寄生電容，利用電路內(nèi)部互連線形成寄生電容，從而不會增加電路的面積，也不必增加額外的器件成本。

本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護范圍。