本發(fā)明涉及模擬集成電路領(lǐng)域，特別涉及一種可用于數(shù)字模擬混合信號電路中的時鐘產(chǎn)生電路結(jié)構(gòu)。

背景技術(shù)：

在人類利用科技和智慧探索自然的過程中，首先獲得的信號是模擬信號，而計算機只能處理數(shù)字信號。需要通過模數(shù)轉(zhuǎn)換器將自然界中廣泛存在的模擬信號量化成數(shù)字信號方便人們使用計算機處理和傳輸。因此模數(shù)轉(zhuǎn)換器是溝通模擬世界和數(shù)字世界的橋梁，具有重要使用價值和廣闊的應(yīng)用前景。

隨著ADC(模數(shù)轉(zhuǎn)換器)向著高速高精度的方向不斷發(fā)展，采樣時鐘抖動引起的相位噪聲對采樣保持電路造成的誤差逐漸成為制約ADC性能提高的一個主要因素。采樣時鐘抖動造成ADC性能降低的原理如下，采樣時鐘的抖動是一個短期的、非積累性變量，表示數(shù)字信號的實際定時位置與其理想位置的時間偏差。時鐘信號產(chǎn)生的抖動會使ADC的內(nèi)部電路錯誤地觸發(fā)采樣時間，結(jié)果造成模擬輸入信號在幅度上的誤采樣，從而惡化ADC的信噪比。因此在高速高精度ADC應(yīng)用中，需要穩(wěn)定的時鐘信號來減小時鐘相位噪聲對ADC性能的影響。

技術(shù)實現(xiàn)要素：

本發(fā)明提供了一種時鐘穩(wěn)定技術(shù)，通過反饋信號產(chǎn)生電路對時鐘穩(wěn)定環(huán)路進行反饋調(diào)節(jié)，獲得穩(wěn)定占空比的時鐘信號輸出。通過低通濾波器和N管電流調(diào)制反相器實現(xiàn)時鐘抖動的降低。得到的穩(wěn)定的時鐘信號經(jīng)過兩相不交疊電路可以獲得兩相不交疊時鐘信號。

為了解決上述技術(shù)問題，本發(fā)明提出的一種用于模數(shù)轉(zhuǎn)換器的時鐘產(chǎn)生電路，包括時鐘穩(wěn)定電路和兩相不交疊時鐘產(chǎn)生電路，所述時鐘穩(wěn)定電路包括時鐘穩(wěn)定環(huán)路和反饋信號產(chǎn)生電路。使用時鐘穩(wěn)定環(huán)路產(chǎn)生穩(wěn)定的時鐘信號，通過反饋信號產(chǎn)生電路產(chǎn)生反饋信號對時鐘穩(wěn)定環(huán)路進行調(diào)節(jié)，反饋信號產(chǎn)生電路中包含了有源低通濾波器和N管電流調(diào)制反相器。

所述時鐘穩(wěn)定環(huán)路包括上拉PMOS管MP1，1個二輸入與非門NAND1和4個反相器，4個反相器分別記為反相器INV1、反相器INV2、反相器INV3和反相器INV4，其中，反相器INV1輸入端連接輸入時鐘信號，反相器INV1輸出端連接二輸入與非門NAND1的一個輸入端；二輸入與非門NAND1的輸出端連接反相器INV2的輸入端，反相器INV2的輸出端連接上拉PMOS管MP1的漏極和反相器INV3的輸入端，上拉PMOS管MP1的源極連接電源VDD，上拉PMOS管MP1柵極電壓來自反饋信號產(chǎn)生電路；反相器INV3的輸出端連接反相器INV4的輸入端，反相器INV4的輸出端連接二輸入與非門NAND1的另一個輸入端。

所述反饋信號產(chǎn)生電路包括有源低通濾波器，N管電流調(diào)制反相器，3個二輸入與非門，3個反相器和1個D觸發(fā)器DFF；該3個與非門分別記為二輸入與非門NAND2、二輸入與非門NAND3和二輸入與非門NAND4，該3個反相器分別記為反相器INV5、反相器INV6和反相器INV7。

所述有源低通濾波器包括1個運算放大器AMP1，1個電阻R1和1個電容C1；電阻R1一端連接反相器INV5的輸出端，電阻R1另一端連接運算放大器AMP1負相輸入端和電容C1一端；電容C1的另一端連接運算放大器AMP1輸出端和NMOS管MN1柵極；運算放大器正相輸入端連接參考電壓VREF，運算放大器AMP1負相輸入端連接電阻R1和電容C1的一端，運算放大器AMP1的輸出端連接至電容C1的另一端。

所述N管電流調(diào)制反相器包括NMOS管MN1、NMOS管MN2和PMOS管MP2，其中NMOS管MN2和PMOS管MP2構(gòu)成反相器，NMOS管MN1在柵極電壓控制下對流過反相器的N管的電流進行調(diào)節(jié)；PMOS管MP2源極連接電源VDD，PMOS管MP2柵極連接二輸入與非門NAND4輸出端，PMOS管MP2漏極同時連接至NMOS管MN2的漏極和反相器INV6的輸入級；NMOS管MN2漏極連接PMOS管MP2的漏極，NMOS管MN2柵極連接二輸入與非門NAND4的輸出端，NMOS管MN2源極連接NMOS管MN1的漏極；NMOS管MN1的漏極連接NMOS管MN2的源極，NMOS管MN1的柵極連接運算放大器AMP1的輸出端，NMOS管MN1的源極連接地。

本發(fā)明中，二輸入與非門NAND2的一個輸入端連接反相器INV4的輸出端，二輸入與非門NAND2的輸出端連接D觸發(fā)器DFF的數(shù)據(jù)輸入端D；D觸發(fā)器DFF的時鐘輸入端CLK連接反相器INV1的輸出端，D觸發(fā)器DFF的輸出端連接二輸入與非門NAND3的一個輸入端，二輸入與非門NAND3的另一個輸入端連接反相器INV1的輸出端，二輸入與非門NAND3的輸出端連接反相器INV5的輸入端；二輸入與非門NAND4的兩個輸入端分別連接反相器INV1和反相器INV2的輸出端；反相器INV6的輸出端連接反相器INV7的輸入端，反相器INV7的輸出端連接二輸入與非門NAND2的另一個輸入端。

所述兩相不交疊時鐘產(chǎn)生電路包括2個二輸入與非門和5個反相器，其中，2個二輸入與非門分別記為二輸入與非門NAND5和二輸入與非門NAND6，5個反相器分別記為反相器INV8、反相器INV9、反相器INV10、反相器INV11和反相器INV12，反相器INV8的輸入端連接反相器INV2的輸出端，反相器INV8的輸出端連接二輸入與非門NAND5的一個輸入端，二輸入與非門NAND5的另一個輸入端連接反相器INV12的輸出端，二輸入與非門NAND5的輸出端連接反相器INV9的輸入端；反相器INV9的輸出端連接反相器INV10的輸入端，反相器INV10的輸出端連接二輸入與非門NAND6的一個輸入端，二輸入與非門NAND6的另一個輸入端連接反相器INV2的輸出端，二輸入與非門NAND6的輸出端連接反相器INV11的輸入端；反相器INV11的輸出端連接反相器INV12的輸入端。

與現(xiàn)有技術(shù)相比，本發(fā)明用于模數(shù)轉(zhuǎn)換器的時鐘產(chǎn)生電路包括時鐘穩(wěn)定環(huán)路、反饋信號產(chǎn)生電路、兩相不交疊時鐘產(chǎn)生電路共3個部分。其中時鐘穩(wěn)定環(huán)路將輸入的時鐘信號轉(zhuǎn)變成穩(wěn)定占空比、低抖動的時鐘信號；兩相不交疊時鐘產(chǎn)生電路將穩(wěn)定的時鐘信號轉(zhuǎn)變成穩(wěn)定的兩相不交疊時鐘；反饋信號產(chǎn)生電路通過采集輸入輸出的時鐘信號，為電路提供反饋調(diào)節(jié)信號，實現(xiàn)時鐘占空比調(diào)節(jié)和低抖動。

本發(fā)明提出的時鐘穩(wěn)定電路能夠集成在ADC電路中，相對于使用低相位噪聲振蕩器的方式，本發(fā)明提出的結(jié)構(gòu)能夠調(diào)節(jié)任意頻率的輸入時鐘信號?？梢酝ㄟ^將普通時鐘信號通過本發(fā)明的電路結(jié)構(gòu)，進而獲得穩(wěn)定的、低抖動的時鐘信號。通過采用本發(fā)明提出的結(jié)構(gòu)，可以顯著改善時鐘信號質(zhì)量，降低ADC對時鐘質(zhì)量的苛刻要求，提高ADC信噪比。

附圖說明

圖1是本發(fā)明中時鐘穩(wěn)定電路工作原理示意圖；

圖2是本發(fā)明中時鐘穩(wěn)定環(huán)路電路原理圖；

圖3是本發(fā)明中反饋信號產(chǎn)生電路原理圖；

圖4是本發(fā)明中整體時鐘穩(wěn)定電路原理圖；

圖5是本發(fā)明中兩相不交疊時鐘產(chǎn)生電路。

具體實施方式

下面結(jié)合具體實施方式對本發(fā)明作進一步詳細地描述。

如圖1所示，本發(fā)明的設(shè)計思路是，通過時鐘穩(wěn)定環(huán)路產(chǎn)生穩(wěn)定時鐘信號，使用的時鐘穩(wěn)定環(huán)路自身通過與非門NAND1實現(xiàn)減少輸出時鐘信號CLK_OUT占空比，通過上拉PMOS管MP1實現(xiàn)增加輸出時鐘信號CLK_OUT占空比。通過反饋信號產(chǎn)生電路部分，根據(jù)輸入時鐘CLK和輸出時鐘CLK_OUT產(chǎn)生反饋信號A，實現(xiàn)對輸出時鐘占空比調(diào)節(jié)和時鐘抖動消除。

如圖1所示，本發(fā)明提出的一種用于模數(shù)轉(zhuǎn)換器的時鐘產(chǎn)生電路，包括時鐘穩(wěn)定電路和兩相不交疊時鐘產(chǎn)生電路，所述時鐘穩(wěn)定電路包括時鐘穩(wěn)定環(huán)路和反饋信號產(chǎn)生電路。使用時鐘穩(wěn)定環(huán)路產(chǎn)生穩(wěn)定的時鐘信號，通過反饋信號產(chǎn)生電路產(chǎn)生反饋信號對時鐘穩(wěn)定環(huán)路進行調(diào)節(jié)，反饋信號產(chǎn)生電路中包含了有源低通濾波器和N管電流調(diào)制反相器。

如圖2所示，本發(fā)明中，所述時鐘穩(wěn)定環(huán)路包括上拉PMOS管MP1，1個二輸入與非門NAND1和4個反相器，4個反相器分別記為反相器INV1、反相器INV2、反相器INV3和反相器INV4，其中，反相器INV1輸入端連接輸入時鐘信號，反相器INV1輸出端連接二輸入與非門NAND1的一個輸入端；二輸入與非門NAND1的輸出端連接反相器INV2的輸入端，反相器INV2的輸出端連接上拉PMOS管MP1的漏極和反相器INV3的輸入端，上拉PMOS管MP1的源極連接電源VDD，上拉PMOS管MP1柵極電壓來自反饋信號產(chǎn)生電路；反相器INV3的輸出端連接反相器INV4的輸入端，反相器INV4的輸出端連接二輸入與非門NAND1的另一個輸入端。

如圖3所示，本發(fā)明中，所述反饋信號產(chǎn)生電路包括有源低通濾波器，N管電流調(diào)制反相器，3個二輸入與非門，3個反相器和1個D觸發(fā)器DFF；該3個與非門分別記為二輸入與非門NAND2、二輸入與非門NAND3和二輸入與非門NAND4，該3個反相器分別記為反相器INV5、反相器INV6和反相器INV7。

所述有源低通濾波器包括1個運算放大器AMP1，1個電阻R1和1個電容C1；電阻R1一端連接反相器INV5的輸出端，電阻R1另一端連接運算放大器AMP1負相輸入端和電容C1一端；電容C1的另一端連接運算放大器AMP1輸出端和NMOS管MN1柵極；運算放大器正相輸入端連接參考電壓VREF，運算放大器AMP1負相輸入端連接電阻R1和電容C1的一端，運算放大器AMP1的輸出端連接至電容C1的另一端。

所述N管電流調(diào)制反相器包括NMOS管MN1、NMOS管MN2和PMOS管MP2，其中NMOS管MN2和PMOS管MP2構(gòu)成反相器，NMOS管MN1在柵極電壓控制下對流過反相器的N管的電流進行調(diào)節(jié)；PMOS管MP2源極連接電源VDD，PMOS管MP2柵極連接二輸入與非門NAND4輸出端，PMOS管MP2漏極同時連接至NMOS管MN2的漏極和反相器INV6的輸入級；NMOS管MN2漏極連接PMOS管MP2的漏極，NMOS管MN2柵極連接二輸入與非門NAND4的輸出端，NMOS管MN2源極連接NMOS管MN1的漏極；NMOS管MN1的漏極連接NMOS管MN2的源極，NMOS管MN1的柵極連接運算放大器AMP1的輸出端，NMOS管MN1的源極連接地。

如圖4所示，所述反饋信號產(chǎn)生電路和時鐘穩(wěn)定環(huán)路中，所述反饋信號產(chǎn)生電路中二輸入與非門NAND2的一個輸入端連接時鐘穩(wěn)定環(huán)路中反相器INV4的輸出端，二輸入與非門NAND2另一個輸入端連接反相器INV7的輸出端，二輸入與非門NAND2的輸出端連接D觸發(fā)器DFF的數(shù)據(jù)輸入端D。

D觸發(fā)器DFF的時鐘輸入端CLK連接時鐘穩(wěn)定環(huán)路中反相器INV1的輸出端，D觸發(fā)器DFF的輸出端連接二輸入與非門NAND3的一個輸入端，二輸入與非門NAND3的另一個輸入端連接反相器INV1的輸出端，二輸入與非門NAND3的輸出端連接反相器INV5的輸入端，反相器INV5的輸出端連接至電阻R1。

二輸入與非門NAND4的兩個輸入端分別連接反相器INV1和反相器INV2的輸出端；反相器INV6的輸出端連接反相器INV7的輸入端，二輸入與非門NAND4的輸出端連接PMOS管MP2和NMOS管MN2的柵極。反相器INV7的輸出端連接二輸入與非門NAND2的另一個輸入端。

如圖5所示，所述兩相不交疊時鐘產(chǎn)生電路包括2個二輸入與非門和5個反相器，其中，2個二輸入與非門分別記為二輸入與非門NAND5和二輸入與非門NAND6，5個反相器分別記為反相器INV8、反相器INV9、反相器INV10、反相器INV11和反相器INV12，反相器INV8的輸入端連接反相器INV2的輸出端，反相器INV8的輸出端連接二輸入與非門NAND5的一個輸入端，二輸入與非門NAND5的另一個輸入端連接反相器INV12的輸出端，二輸入與非門NAND5的輸出端連接反相器INV9的輸入端；反相器INV9的輸出端連接反相器INV10的輸入端，反相器INV10的輸出端連接二輸入與非門NAND6的一個輸入端，二輸入與非門NAND6的另一個輸入端連接反相器INV2的輸出端，二輸入與非門NAND6的輸出端連接反相器INV11的輸入端；反相器INV11的輸出端連接反相器INV12的輸入端。

本發(fā)明的時鐘穩(wěn)定環(huán)路中，如圖2所示，當反饋信號A為1(高點平)時，上拉PMOS管截止，輸出時鐘CLK_OUT經(jīng)過兩個反相器INV3、INV4之后進入與非門NAND1輸入端B。在節(jié)點B和CLKN都為1時，CLK_OUT為1；當節(jié)點B和CLKN有一個為0時，CLK_OUT變?yōu)?，并且鉗制NAND1輸出為1，CLK_OUT自鎖為低電平0。當反饋信號A為0時，上拉PMOS管MP1導(dǎo)通，CLK_OUT變成高電平1。

本發(fā)明的反饋信號產(chǎn)生電路如圖3所示，時鐘穩(wěn)定電路整體電路如圖4，當輸出時鐘CLK_OUT占空比大于50％時候，節(jié)點B信號占空比也大于50％，導(dǎo)致節(jié)點C信號占空比大于50％，從而節(jié)點D信號占空比大于50％，節(jié)點D是運算放大器AMP1負相輸入端，因此運放AMP1輸出端節(jié)點E電壓趨向于減小。節(jié)點E控制NMOS管調(diào)制反相器，E點電壓減小導(dǎo)致NMOS管MN1電流減小，進而NMOS管MN2和PMOS管MP2構(gòu)成的反相器中N管電流減小，即N管調(diào)制反相器輸出節(jié)點F電壓難以變低，導(dǎo)致F點占空比大于50％。反饋信號A占空比大于50％，從而上拉PMOS管導(dǎo)通時間減小，輸出時鐘CLK_OUT高電平時間減少，占空比趨于50％。反之，當輸出時鐘CLK_OUT占空比小于50％的時候，節(jié)點B信號占空比小于50％，導(dǎo)致節(jié)點C信號占空比小于50％，從而節(jié)點D信號占空比小于50％，節(jié)點D是運算放大器AMP1負相輸入端，因此運放AMP1輸出端節(jié)點E電壓趨向于增大。進而導(dǎo)致NMOS管MN1電流增大，N管調(diào)制反相器中N管電流增大，即N管調(diào)制反相器輸出節(jié)點F電壓容易變低，導(dǎo)致F點占空比變小。反饋信號A占空比小于50％，從而上拉PMOS管導(dǎo)通時間增加，輸出時鐘CLK_OUT高電平時間增加，占空比趨于50％。

本發(fā)明中，兩相不交疊時鐘產(chǎn)生電路如圖5所示，時鐘穩(wěn)定電路輸出的占空比50％、低抖動的時鐘信號CLK_OUT分為兩路，一路經(jīng)過反相器INV8延時后進入與非門NAND5，另一路直接進入反相器NAND6。與非門僅在輸入信號全為1的時候輸出信號0，與非門輸入信號有一個為0的時候輸出信號1，利用此特性和反相器延時，實現(xiàn)輸出低電平兩相不交疊時鐘CLK_A和CLK_B。

盡管上面結(jié)合圖對本發(fā)明進行了描述，但是本發(fā)明并不局限于上述的具體實施方式，上述的具體實施方式僅僅是示意性的，而不是限制性的，本領(lǐng)域的普通技術(shù)人員在本發(fā)明的啟示下，在不脫離本發(fā)明宗旨的情況下，還可以做出很多變形，這些均屬于本發(fā)明的保護之內(nèi)。