本發(fā)明涉及FPGA電路，特別涉及基于FPGA的可配置I/O耐壓電路。

背景技術(shù)：

FPGA(現(xiàn)場(chǎng)可編程邏輯陣列)是在CPLD的基礎(chǔ)上發(fā)展起來(lái)的新型高性能可編程邏輯器件，它一般采用SRAM工藝，也有一些專用器件采用Flash工藝或反熔絲工藝等。FPGA的集成度很高，其器件密度從數(shù)萬(wàn)門到數(shù)千萬(wàn)系統(tǒng)門不等，可以完成極其復(fù)雜的時(shí)序與組合邏輯電路功能，適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。

在集成電路迅速向深亞微米級(jí)工藝發(fā)展的同時(shí)，一些外圍器件或電力系統(tǒng)中的IC芯片依舊工作在較高的電壓水平上。當(dāng)兩個(gè)不同供電電壓的數(shù)字邏輯芯片結(jié)合使用時(shí)，低供電電壓芯片中的晶體管可能會(huì)被損壞，故需要進(jìn)行I/O耐壓電路。

可配置的I/O接口允許不同種類的I/O接口直接連接到FPGA芯片上。通過提供與這些I/O接口直接互連的功能，F(xiàn)PGA芯片在應(yīng)用過程中減少了對(duì)外部緩沖器的需要，從而提高了產(chǎn)品整體的設(shè)計(jì)性能、降低了產(chǎn)品開發(fā)成本，并可以有效地縮小電路板空間?？膳渲玫腎/O耐壓電路使得FPGA芯片與多種電壓和信號(hào)標(biāo)準(zhǔn)的先進(jìn)器件間的高性能連接變得更加容易。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)的上述缺陷，本發(fā)明提出了一種基于FPGA的可配置I/O耐壓結(jié)構(gòu)的設(shè)計(jì)電路，使得FPGA芯片與多種電壓和信號(hào)標(biāo)準(zhǔn)的先進(jìn)器件間的高性能連接變得更加容易。

本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是：基于FPGA的可配置I/O耐壓電路，包括阻抗控制電路、箝位控制電路、耐壓控制電路、參考電壓生成電路、柵偏置控制電路、阱偏置控制電路、輸出驅(qū)動(dòng)電路和輸入耐壓保護(hù)電路；

所述箝位控制電路、柵偏置控制電路、輸出驅(qū)動(dòng)電路順序連接，阻抗控制電路、耐壓控制電路、阱偏置控制電路、輸入耐壓保護(hù)電路與輸出驅(qū)動(dòng)電路連接，參考電壓生成電路與箝位控制電路、柵偏置控制電路連接。

所述阻抗控制電路包括第一電平轉(zhuǎn)換電路、反相器、與非門和或非門；

輸入端OEN與輸入端DOUT分別與與非門NAND1的兩個(gè)輸入端連接，非門NAND1輸出端與第一電平轉(zhuǎn)換電路的輸入端連接；第一電平轉(zhuǎn)換電路的輸出端通過串聯(lián)的反相器INV2、反相器INV3后連接至輸出驅(qū)動(dòng)電路的輸入端D_up；

輸入端OEN經(jīng)反相器INV9后與或非門NOR4的一個(gè)輸入端連接，輸入端DOUT與或非門NOR4的另一個(gè)輸入端連接；或非門NOR4輸出端通過串聯(lián)的反相器INV18、反相器INV19后連接至輸出驅(qū)動(dòng)電路的輸入端D_down。

所述箝位控制電路包括反相器INV5、PMOS管MP3、NMOS管MN3和NMOS管MN4；

輸入端OEN經(jīng)INV4后與輸入端Clamp分別輸入至與非門NAND2，NAND2輸出端連接至反相器INV5輸入端，反相器INV5輸出端與MN3的G極連接；MN3的S極與MN4的D極連接，MN3的D極接地，MN4的S極與MP3的D極連接；MP3的S極、MN4的S極與柵偏置控制電路連接；MP3的G極與參考電壓生成電路連接。

所述參考電壓生成電路包括第二電平轉(zhuǎn)換電路，反相器INV8、INV12、INV13、INV14，或非門NOR5，PMOS管MP11、MP12、MP13、MP14、MP15，NMOS管MN11、MN12、MN13；

輸入端OEN、輸入端Clamp分別經(jīng)反相器INV4、反相器INV6與與非門NAND3的兩個(gè)輸入端連接，與非門NAND3輸出端經(jīng)反相器INV8與第二電平轉(zhuǎn)換電路的輸入端連接；第二電平轉(zhuǎn)換電路的同相輸出端與MP11的G極連接，第二電平轉(zhuǎn)換電路的反相輸出端與MP13的G極連接；

MP11的D極與電源連接，S極與MP12的D極連接，MP12的S極與MN11的D極連接，MP12的G極與反相器INV8輸出端、MN12的G極、MN13的G極連接；MP12的襯底與S極、MN12的D極、MP13的S極和襯底連接，并輸出參考電壓Vref發(fā)送至柵偏置控制電路中的MP3的G極、MP16的G極；

MP13的D極與MP14的S極連接；MP14的G極與D極、MP15的S極連接；MP15的G極與D極、MN13的S極連接，MN13的D極接地。

所述柵偏置控制電路包括第三電平轉(zhuǎn)換電路，PMOS管MP8、MP9、MP10、MP16，NMOS管MN9、MN10，反相器INV15；

INV5輸入端連接至第三電平轉(zhuǎn)換電路輸入端，第三電平轉(zhuǎn)換電路輸出端與MP8的G極連接，MP8的S極與電源連接，D極與MP9的S極連接，MP9的D極與MP10的S極連接；MP10的D極與箝位控制電路中MP3的S極連接，MP10的G極與箝位控制電路中MN4的S極、阱偏置控制電路連接；MP9的G極與INV5輸出端、阱偏置控制電路連接；MP8的襯底、MP9的襯底、MP10的襯底均與阱偏置控制電路中的Vwell端連接；

MP16的S極作為C_up端與輸出驅(qū)動(dòng)電路連接，D極與阱偏置控制電路連接，G極用于輸入?yún)⒖茧妷荷呻娐返膮⒖茧妷篤ref；MN9的G極接地，S極與MN10的D極連接，D極與C_up端連接；MN10的S極接地；輸入端OEN依次經(jīng)反相器INV4、反相器INV15與MN10的G極連接。

所述阱偏置控制電路包括PMOS管MP19、MP20、MP21、MP22、MP23、MP24、MP25、MP26和電阻R2；

所述MP19的S極、MP22的S極、MP23的S極、MP24的S極與電源連接；MP19的G極與柵偏置控制電路中的第三電平轉(zhuǎn)換電路輸出端連接，D極與MP20的S極連接；MP20的G極與柵偏置電路的MP9的G極連接，D極與MP21的S極連接；MP21的G極與柵偏置控制電路的MP3的D極連接；

阱偏置控制電路內(nèi)所有PMOS管的襯底連接，作為Vwell輸出端；MP22的G極與柵偏置控制電路中MN9的D極連接，MP22的D極與襯底連接；MP23、MP24各自的襯底與各自D極連接，MP25、MP26各自的襯底與各自S極連接，MP25的D極、MP26的D極與MP24的G極、柵偏置控制電路中MP16的D極、輸入耐壓電路連接；MP26的G極通過電阻與電源連接。

所述耐壓控制電路包括反相器INV7和或非門NOR1、NOR2、NOR3；

輸入端Tolerant、OEN分別輸入至NOR1的第一、第二輸入端，NOR1輸出端與NOR3的第一輸入端連接；外部輸入端DOUT經(jīng)反相器INV7后輸入至NOR2的第二輸入端，NOR2的第一輸入端與NOR1的第二輸入端連接；NOR2的輸出端與NOR3的第二輸入端連接，NOR3輸出端經(jīng)順序連接的反相器INV16、INV17后輸入至輸出驅(qū)動(dòng)電路的輸入端C_down。

所述輸入耐壓保護(hù)電路包括反相器INV20、PMOS管MP27和NMOS管MN16、MN17；

MN16的G極作為輸入端V33用于輸入輔助電壓，S極與阱偏置控制電路中MP25的D極連接，D極與MN17的S極連接，MN17的D極、G極接地；MN17的G極與MP27的D極連接，還通過反相器INV20后作為輸出端VIN用于連接到內(nèi)部電路；MP27的S極與電源連接，G極與輸出端VIN連接。

所述輸出驅(qū)動(dòng)電路包括PMOS管MP17、MP18和NMOS管MN14、MN15；

所述MP17的S極與電源連接，G極與輸入端D_up連接，D極與MP18的S極連接；MP18的G極與C_up端連接；MP17的襯底和MP18的襯底與柵偏置電路的Vwell輸出端連接；

所述MN14的S極與MP18的D極、PAD連接，G極與輸入端C_down連接，D極與MN15的S極連接；MN15的G極與輸入端D_down連接；MN14的襯底和MN15的襯底連接。

本發(fā)明具有以下有益效果及優(yōu)點(diǎn)：

1.本發(fā)明提供了一種新型的基于FPGA的可配置I/O耐壓電路的設(shè)計(jì)，當(dāng)兩個(gè)不同供電電壓的數(shù)字邏輯芯片結(jié)合使用時(shí)，可以保護(hù)低供電電壓芯片中的晶體管不被損壞，同時(shí)芯片應(yīng)該具有較小的漏電流以及對(duì)閂鎖效應(yīng)的防護(hù)能力。

附圖說(shuō)明

圖1是耐壓保護(hù)電路的結(jié)構(gòu)框圖；

圖2是圖1中的輸出驅(qū)動(dòng)電路的電路圖；

圖3是圖1中的阻抗控制電路的簡(jiǎn)化圖；

圖4是耐壓保護(hù)電路的電路圖。

具體實(shí)施方式

下面結(jié)合實(shí)施例對(duì)本發(fā)明做進(jìn)一步的詳細(xì)說(shuō)明。

如圖1所示，本發(fā)明提供了一種基于FPGA的可配置I/O耐壓結(jié)構(gòu)的設(shè)計(jì)，包括阻抗控制電路、箝位控制電路、耐壓控制電路、參考電壓生成電路、柵偏置控制電路、阱偏置控制電路、輸出驅(qū)動(dòng)電路和輸入耐壓保護(hù)電路。在集成電路迅速向深亞微米級(jí)工藝發(fā)展的同時(shí)，一些外圍器件或電力系統(tǒng)中的IC芯片依舊工作在較高的電壓水平上，例如3.3V或者5V。當(dāng)兩個(gè)不同供電電壓的數(shù)字邏輯芯片結(jié)合使用時(shí)，就必須保護(hù)低供電電壓芯片中的晶體管不被損壞，同時(shí)芯片應(yīng)該具有較小的漏電流以及對(duì)閂鎖效應(yīng)的防護(hù)能力。基于這種情況，一種基于FPGA的可配置的I/O耐壓結(jié)構(gòu)的設(shè)計(jì)十分必要。

一種基于FPGA的可配置I/O耐壓電路的設(shè)計(jì)，包括：阻抗控制電路、箝位控制電路、耐壓控制電路、參考電壓生成電路、柵偏置控制電路、阱偏置控制電路、輸出驅(qū)動(dòng)電路和輸入耐壓保護(hù)電路。其中輸出驅(qū)動(dòng)電路，它的上拉PMOS晶體管和下拉NMOS晶體管都采用的是級(jí)聯(lián)結(jié)構(gòu)，控制端用以控制高阻狀態(tài)和耐壓保護(hù)；阻抗控制電路際上是由驅(qū)動(dòng)強(qiáng)度控制模塊和斜率控制模塊組成的。

本發(fā)明對(duì)可配置I/O接口所需要的功能和工作狀態(tài)進(jìn)行一個(gè)歸類，整個(gè)的耐壓保護(hù)電路一共涉及到5種工作模式：輸出模式、5V耐壓模式、PCI模式、輸入電壓高于接口電壓Vcco的模式和傳統(tǒng)I/O模式。

輸出模式是通過耐壓保護(hù)電路使輸出驅(qū)動(dòng)可以輸出數(shù)據(jù)，根據(jù)輸出數(shù)據(jù)的不同，使輸出驅(qū)動(dòng)輸出高電平或低電平。在輸出模式下，OEN為1，DOUT是需要輸出的信號(hào)，這時(shí)Clamp的值對(duì)電路的輸出功能沒有影響。Tolerant為1時(shí)，C_down始終為高；Tolerant為0時(shí)，C_down信號(hào)隨DOUT信號(hào)而變化。當(dāng)DOUT為1時(shí)，向PAD輸出高電平；當(dāng)DOUT為0時(shí)，向PAD輸出高電平。

5V耐壓模式是使輸出驅(qū)動(dòng)處于高阻狀態(tài)，對(duì)輸出驅(qū)動(dòng)的下拉NMOS晶體管提供耐壓保護(hù)，使輸出驅(qū)動(dòng)的上拉PMOS晶體管處于截止?fàn)顟B(tài)，不形成漏電通道。對(duì)輸入緩沖器提供耐壓保護(hù)。這個(gè)模式要求在接口電壓Vcco在1.5V、2.5V、3.3V下，都能提供耐壓保護(hù)。在輸入5V耐壓模式下，輸出使能OEN為0，耐壓控制信號(hào)Tolerant為1，箝位控制信號(hào)Clamp為0，輸出數(shù)據(jù)DOUT無(wú)效。OEN經(jīng)過阻抗選擇電路將輸出驅(qū)動(dòng)的D_up和D_down端分別置為Vcco和O電平。這樣，可以關(guān)閉輸出驅(qū)動(dòng)下壓NMOS晶體管，而上拉PMOS晶體管需要柵偏置控制電路和阱偏置控制電路的配合才可以完全關(guān)閉。

PCI模式是輸出驅(qū)動(dòng)處于高阻狀態(tài)，對(duì)輸出驅(qū)動(dòng)的下拉NMOS晶體管提供耐壓保護(hù)，使輸出驅(qū)動(dòng)的上拉PMOS晶體管形成一個(gè)對(duì)接口電源Vcco的箝位二極管。對(duì)輸入緩沖器提供耐壓保護(hù)。在輸入PCI模式下，輸出使能信號(hào)OEN為0，箝位信號(hào)Clamp為1，耐壓信號(hào)Tolerant為1，輸出數(shù)據(jù)DOUT無(wú)效。

輸入電壓高于接口電壓Vcco的模式是使輸出驅(qū)動(dòng)處于高阻態(tài)，不具有耐壓保護(hù)功能。但是，在輸入電壓高于接口電壓Vcco時(shí)，通過耐壓保護(hù)電路中的柵偏置控制電路和阱偏置控制電路，使輸出驅(qū)動(dòng)的上拉PMOS晶體管截止，不形成漏電通道。在這種模式下，輸出使能信號(hào)OEN為0，耐壓信號(hào)Tolerant和箝位信號(hào)Clamp都為0。

傳統(tǒng)I/O模式是將I/O配置成類似傳統(tǒng)I/O的形式，不具有耐壓保護(hù)的功能。輸出驅(qū)動(dòng)被配置成一個(gè)類似傳統(tǒng)I/O接口輸出驅(qū)動(dòng)的模式。這時(shí)，輸出使能信號(hào)OEN為0，耐壓信號(hào)Tolerant為0，箝位信號(hào)Clamp為1。這時(shí)，輸出驅(qū)動(dòng)的下拉晶體管MNl4和MNl5都截至，上拉PMOS晶體管被配置為一個(gè)PAD到Vcco的箝位二極管，和PCI模式一樣。而輸入電路在各種模式下是一樣的。

根據(jù)本發(fā)明提供的基于FPGA的可配置I/O耐壓電路的設(shè)計(jì)包括：阻抗控制電路、箝位控制電路、耐壓控制電路、參考電壓生成電路、柵偏置控制電路、阱偏置控制電路、輸出驅(qū)動(dòng)電路和輸入耐壓保護(hù)電路。信號(hào)OEN是輸出使能信號(hào)，DOUT信號(hào)是I/O接El向外輸出的數(shù)據(jù)信號(hào)，Clamp信號(hào)是對(duì)接口電源Vcco的箝位二極管的控制信號(hào)，Tolerant信號(hào)是輸出驅(qū)動(dòng)下拉NMOS晶體管的耐壓控制信號(hào)，V33是內(nèi)部電路提供的一個(gè)3.3V的輔助電壓。其中，信號(hào)OEN和DOUT是I/O接口電路工作時(shí)的控制信號(hào)，Clamp和Tolerant是可配置I/O接口的配置信號(hào)，是由配置SRAM的值控制的。阱偏置電路被用來(lái)避免上拉PMOS晶體管的寄生二極管正向偏置，柵偏置控制電路在輸出時(shí)用來(lái)控制上拉PMOS晶體管輸出高電平，在輸入時(shí)避免上拉PMOS晶體管導(dǎo)通，而出現(xiàn)漏電通道；輸入耐壓電路在在傳統(tǒng)輸入緩沖器的基礎(chǔ)上添加了晶體管MN16和MP27，晶體管MN16用于限制到達(dá)輸入反相器柵極的輸入電壓，晶體管MP27被用來(lái)配合INV20形成一個(gè)正反饋，加速反相器的導(dǎo)通或截止，從而達(dá)到減小功耗的目的。

整個(gè)的耐壓保護(hù)電路一共涉及到5種工作模式：輸出模式、5V耐壓模式、PCI模式、輸入電壓高于接口電壓Vcco的模式和傳統(tǒng)I/O模式。各種工作模式在上述可配置I/O耐壓電路應(yīng)用中，完成了可配置I/O接口所需要的功能和工作狀態(tài)。

圖1是基于FPGA的可配置I/O耐壓保護(hù)電路的結(jié)構(gòu)圖，由于可配I/O接口的結(jié)構(gòu)過于復(fù)雜，對(duì)部分單元結(jié)構(gòu)進(jìn)行了一定的簡(jiǎn)化，以便更好的理解其邏輯功能。

圖2是耐壓保護(hù)電路中的輸出驅(qū)動(dòng)電路的結(jié)構(gòu)圖。由于輸出驅(qū)動(dòng)模塊可以選擇不同的驅(qū)動(dòng)電流強(qiáng)度，輸出驅(qū)動(dòng)被分為了若干組，以便獨(dú)立控制。在這里，僅以其中的一組輸出驅(qū)動(dòng)來(lái)進(jìn)行說(shuō)明。輸出驅(qū)動(dòng)的上拉PMOS晶體管和下拉NMOS晶體管都采用的是級(jí)聯(lián)結(jié)構(gòu)，C_up和C_down是其控制端，用以控制高阻狀態(tài)和耐壓保護(hù)。D_up和D_down是其數(shù)據(jù)端，根據(jù)需要實(shí)現(xiàn)高電平或低電平的輸出。需要注意的是上拉PMOS晶體管的阱電位不是接在Vcco上的，而是由阱偏置電路提供的V_WELL。

圖3是耐壓保護(hù)電路中的阻抗選擇電路的結(jié)構(gòu)圖。阻抗控制電路實(shí)際上是由驅(qū)動(dòng)強(qiáng)度控制模塊和斜率控制模塊組成的，在這里為了說(shuō)明其邏輯功能，將其簡(jiǎn)化為圖3的電路。只考慮OEN和DOUT信號(hào)對(duì)輸出信號(hào)的控制。對(duì)于輸出驅(qū)動(dòng)中的PMOS晶體管部分，由于輸出的高電平值是取決于接口電源Vcco的，這就需要將電路的電源由內(nèi)部電路的核電壓Vcc過渡到接口電壓Vcco上，于是在這里加入了一個(gè)電平變換電路。

圖4是耐壓保護(hù)電路整體的電路圖，整個(gè)的耐壓保護(hù)電路包括阻抗控制電路、箝位控制電路、耐壓控制電路、參考電壓生成電路、柵偏置控制電路、阱偏置控制電路、輸出驅(qū)動(dòng)電路和輸入耐壓保護(hù)電路。

圖4中的箝位控制電路，柵偏置控制電路和阱偏置控制電路，根據(jù)C1信號(hào)的值不同，處于不同的工作狀態(tài)。C1置為1時(shí)，體管MN3、MP8、MP9、MNl0截止，這樣C_up處于浮空狀態(tài)。當(dāng)PAD的電壓低于Vcc/2+V_TP(V_TP是PMOS晶體管閾值電壓的絕對(duì)值)，由于晶體管MPl7的截止使上拉PMOS晶體管截止；當(dāng)PAD的電壓高于Vcc/2+V_TP時(shí)，PAD的電壓會(huì)經(jīng)由晶體管MPl6傳入晶體管MPl8的柵極使晶體管MPl8截止，從而關(guān)閉上拉PMOS晶體管。對(duì)于阱偏置控制電路，阱電位是由MP23、MP24、MP25和MP26組成的單元進(jìn)行偏置的。它存在4種狀態(tài)來(lái)保證上拉PMOS晶體管的N阱處于一個(gè)較高的電位，從而不會(huì)使寄生的PNP晶體管導(dǎo)通。C1置為0時(shí)，柵偏置控制電路的晶體管MP8和MP9導(dǎo)通，同時(shí)，晶體管MN3的開啟，將晶體管MPl0導(dǎo)通,這樣就將輸出驅(qū)動(dòng)的C_up端與Vcco相連；同時(shí)，阱偏置控制電路中的晶體管MPl9、MP20和MP21導(dǎo)通，將輸出上拉PMOS晶體管的阱電位和Vcco相連。這樣的結(jié)構(gòu)就相當(dāng)于一個(gè)從PAD到Vcco的箝位二極管，當(dāng)PAD的電壓高于Vcco+V_Tp時(shí)，輸出驅(qū)動(dòng)的上拉PMOS晶體管導(dǎo)通，從而將PAD上的電壓箝位在Vcco+V_Tp。

圖4中的參考電壓生成電路，OEN和Clamp信號(hào)共同作用將C2置為1時(shí)，V_REF生成電路中的晶體管MPll和MPl2導(dǎo)通，輸出的參考電壓為Vcco；OEN和Clamp信號(hào)共同作用將C2置為0時(shí)，V_REF生成電路中的晶體管MNl2、MPl3、MPl4、MPl5和MNl3同時(shí)開啟，產(chǎn)生一個(gè)約等于Vcc/2的參考電壓，傳輸給柵偏置控制電路。V_REF生產(chǎn)電路中的One Shot部分(由反相器INVl2、INVl3、INVl4和或非門NOR5組成)在輸出到輸入切換時(shí)，產(chǎn)生一個(gè)瞬間的下拉，可以使V_REF輸出從Vcco快速降為Vcc/2左右。

圖4中的耐壓電路，Tolerant信號(hào)將輸出驅(qū)動(dòng)中的C_down端接到2.5V電平，將晶體管MNl5漏極的最高電壓限制在2.5V-V_TH，從而其到對(duì)輸出驅(qū)動(dòng)下拉NMOS晶體管的保護(hù)功能

以上所述僅為本發(fā)明的實(shí)施例，并非因此限定本發(fā)明的專利保護(hù)范圍，本發(fā)明還可以對(duì)上述各種模塊進(jìn)行附加地改進(jìn)，或者是采用技術(shù)等同物進(jìn)行替換，例如：增加進(jìn)一步優(yōu)化的其他模塊等等。故凡運(yùn)用本發(fā)明的說(shuō)明書及圖示內(nèi)容所作的等效結(jié)構(gòu)變化，或直接或間接運(yùn)用于其他相關(guān)技術(shù)領(lǐng)域均同理皆包含于本發(fā)明所涵蓋的范圍內(nèi)。