本發(fā)明實施例是有關于一種能容忍偏斜的觸發(fā)器。

背景技術：

大多數(shù)數(shù)字電路使用決定所述電路的功能單元的運行速率的一個或多個時鐘信號來確保所述功能單元之間恰當?shù)赝ㄐ?。使用此種時鐘信號的電路通常被稱為同步電路。時鐘信號到達同步電路的不同點處的時間差被稱為時鐘偏斜(clockskew)。為了使同步電路正確地發(fā)揮功能，時鐘偏斜必須維持在可接受的水平。作為另外一種選擇，可使用不管時鐘偏斜如何仍能運行的電路組件(即，能容忍偏斜的電路組件)來解決時鐘偏斜的問題。

技術實現(xiàn)要素：

本發(fā)明實施例提出一種觸發(fā)器。所述觸發(fā)器特征在于包括主鎖存器，從鎖存器，以及電路系統(tǒng)。主鎖存器用以接收數(shù)據(jù)信號及掃描輸入信號。從鎖存器耦合至所述主鎖存器，所述主鎖存器基于由所述主鎖存器接收的掃描使能信號向所述從鎖存器選擇性地提供所述數(shù)據(jù)信號或所述掃描輸入信號中的一者。電路系統(tǒng)用以接收所述掃描使能信號并基于輸入時鐘信號及所述掃描使能信號中的一者或兩者而產(chǎn)生多個時鐘信號，所述時鐘信號包括(i)被提供至所述主鎖存器的第一時鐘信號，及(ii)被提供至所述從鎖存器的第二時鐘信號，其中當所述掃描使能信號具有第一邏輯電平時，所述第一時鐘信號不包括與所述第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷，且其中當所述掃描使能信號具有不同于所述第一邏輯電平的第二邏輯電平時，所述第一時鐘信號包括與所述第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。

附圖說明

通過參照附圖閱讀以下詳細說明，能最好地理解本發(fā)明實施例的各個方面。應注意，根據(jù)行業(yè)中的標準慣例，各種特征未按比例繪示。實際上，為論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1a繪示根據(jù)某些實施例，能容忍偏斜的、可掃描的主-從觸發(fā)器的方塊圖。

圖1b至圖1d繪示根據(jù)某些實施例，在圖1a所示的能容忍偏斜的觸發(fā)器中使用的時鐘信號的相位圖。

圖2a是根據(jù)某些實施例，繪示能容忍偏斜的觸發(fā)器的示例性主-從鎖存器配置的細節(jié)的電路圖。

圖2b至圖2d繪示根據(jù)某些實施例，在圖2a所示的示例性能容忍偏斜的觸發(fā)器中使用的時鐘信號的相位圖。

圖3a繪示根據(jù)某些實施例，示例性能容忍偏斜的觸發(fā)器的電路圖。

圖3b至圖3d繪示根據(jù)某些實施例，在圖3a所示的示例性能容忍偏斜的觸發(fā)器中使用的時鐘信號的相位圖。

圖4a繪示根據(jù)某些實施例，示例性能容忍偏斜的觸發(fā)器的電路圖。

圖4b至圖4d繪示根據(jù)某些實施例，在圖4a所示的示例性能容忍偏斜的觸發(fā)器中使用的時鐘信號的相位圖。

圖5a繪示根據(jù)某些實施例，示例性能容忍偏斜的觸發(fā)器的電路圖。

圖5b至圖5d繪示根據(jù)某些實施例，在圖5a所示的示例性能容忍偏斜的觸發(fā)器中使用的時鐘信號的相位圖。

圖6是繪示根據(jù)某些實施例，一種向具有主鎖存器及從鎖存器的觸發(fā)器提供時鐘信號的方法的示例性步驟的流程圖。

[符號的說明]

100：主-從觸發(fā)器/觸發(fā)器

102：主鎖存器

104：數(shù)據(jù)信號

106：掃描輸入信號

108：從鎖存器

110：輸出節(jié)點/輸出

112：計時電路系統(tǒng)

114：掃描使能信號

116：輸入時鐘信號

118：輸出節(jié)點

120：第一時鐘信號/時鐘信號

122：第二時鐘信號/時鐘信號

132：邊沿躍遷

134：邊沿躍遷

136：邊沿躍遷

142：邊沿躍遷

144：邊沿躍遷

146：邊沿躍遷

152：邊沿躍遷

154：邊沿躍遷

156：邊沿躍遷

200：觸發(fā)器

202：主鎖存器

204：從鎖存器

206：反相器

208：反相器

210：時鐘延遲緩沖器

212：與邏輯門

214：或非邏輯門/或非門

216：反相器

250：電路系統(tǒng)

300：觸發(fā)器

302：主鎖存器

304：從鎖存器

306：反相器

308：反相器

310：時鐘延遲緩沖器

312：反相器

314：反相器

316：與邏輯門

318：或非邏輯門

320：或邏輯門

322：與非邏輯門

350：電路系統(tǒng)/電路

400：觸發(fā)器

402：主鎖存器

404：從鎖存器

406：第一反相器

408：第二反相器

410：時鐘延遲緩沖器

412：與非邏輯門

414：與邏輯門/與門

416：或非邏輯門

418：第三反相器/反相器

420：第四反相器/反相器

450：電路系統(tǒng)/電路

500：觸發(fā)器

502：主鎖存器

504：從鎖存器

506：第一反相器

508：第二反相器

510：與非邏輯門

512：時鐘延遲緩沖器

514：第三反相器

516：第四反相器

518：第五反相器

550：電路系統(tǒng)/電路

602、604、606、608、610：步驟

clkb：第二時鐘信號

clkb_m：第一時鐘信號

clkb_s：時鐘信號

clkbb：第二時鐘信號

clkbb_m：第一時鐘信號

clkbb_s：時鐘信號

cp：輸入時鐘信號

d：數(shù)據(jù)信號

se：掃描使能信號

sen：掃描使能信號的反相型式

si：掃描輸入信號

具體實施方式

以下公開內(nèi)容提供用于實施所提供主題的不同特征的許多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本公開內(nèi)容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成為直接接觸的實施例，且也可包括其中第一特征與第二特征之間可形成有附加特征、進而使得所述第一特征與所述第二特征可能不直接接觸的實施例。另外，本公開內(nèi)容可能在各種實例中重復參考編號及/或字母。這種重復是出于簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關系。

圖1a繪示根據(jù)某些實施例，能容忍偏斜的、可掃描的主-從觸發(fā)器100的方塊圖。觸發(fā)器100包括主鎖存器102及從鎖存器108。主鎖存器102包括用以接收數(shù)據(jù)信號104的輸入節(jié)點。在實例中，數(shù)據(jù)信號104通過時序電路的組合邏輯而傳播至觸發(fā)器100。主鎖存器102還用以接收第一時鐘信號120。第一時鐘信號120由計時電路系統(tǒng)112提供并基于由計時電路系統(tǒng)112接收的輸入時鐘信號116。以下進一步詳細地闡述計時電路系統(tǒng)112的運行。

主鎖存器102還用以接收掃描輸入信號106及掃描使能(scanenable，se)信號114。當掃描使能信號114具有第一邏輯電平時(例如，當掃描使能信號是非現(xiàn)用的或低的時)，主鎖存器102將數(shù)據(jù)信號104傳遞至其輸出節(jié)點110。相反，當掃描使能信號114具有第二邏輯電平時(例如，當掃描使能信號是現(xiàn)用的或高的時)，主鎖存器102將掃描輸入信號106傳遞至輸出節(jié)點110。將掃描使能信號114設置為第二邏輯電平用來實作觸發(fā)器100的掃描測試模式。在所述掃描測試模式中，將數(shù)據(jù)的一種或多種測試圖案寫入通常排列成掃描鏈(scanchain)的多個觸發(fā)器，例如圖1a所示的觸發(fā)器100，然后讀出所述測試圖案以測試觸發(fā)器的數(shù)據(jù)存儲功能。

圖1a所示的能容忍偏斜的、可掃描的主-從觸發(fā)器100還包括從鎖存器108，從鎖存器108用以接收主鎖存器102的輸出110。如上所述，主鎖存器102基于由主鎖存器102接收的掃描使能信號114向從鎖存器108選擇性地提供數(shù)據(jù)信號104或掃描輸入信號106中的一者。因此，在實例中，根據(jù)掃描使能信號114而定，將功能數(shù)據(jù)或掃描數(shù)據(jù)自主鎖存器102鎖存至從鎖存器108。從鎖存器108還用以接收第二時鐘信號122，第二時鐘信號122由計時電路系統(tǒng)112提供且是基于輸入時鐘信號116。觸發(fā)器100的輸出節(jié)點118包括在從鎖存器108上且用以自觸發(fā)器100讀出數(shù)據(jù)。在實例中，觸發(fā)器100包括提供數(shù)據(jù)存儲(例如，存儲一位數(shù)據(jù))的存儲單元。

在示例性實施例中，當輸入時鐘信號116為低時，主鎖存器102是透明的(例如，準備好對數(shù)據(jù)值進行取樣及存儲)且從鎖存器108是不透明的(例如，不進行取樣而是保持先前所取樣的數(shù)據(jù)值)。在此實施例中，當輸入時鐘信號116變高時，主鎖存器102變得不透明，且從鎖存器108變得透明以實現(xiàn)正邊沿觸發(fā)行為。作為另外一種選擇，在另一示例性實施例中，當輸入時鐘信號116為高時，主鎖存器102是透明的且從鎖存器108是不透明的。在此實施例中，當輸入時鐘信號116變低時，主鎖存器102變得不透明，且從鎖存器108變得透明以實現(xiàn)負邊沿觸發(fā)行為。因此，觸發(fā)器100可為正邊沿觸發(fā)觸發(fā)器或負邊沿觸發(fā)觸發(fā)器。以下參照圖2a至圖5d闡述的方法可類似地用以實作正邊沿觸發(fā)觸發(fā)器及負邊沿觸發(fā)觸發(fā)器二者。

在傳統(tǒng)能容忍偏斜的觸發(fā)器中，偏斜容忍是通過與由從鎖存器接收的時鐘信號相比對由主鎖存器接收的時鐘信號在時間上進行延遲而產(chǎn)生的。具體來說，在傳統(tǒng)能容忍偏斜的觸發(fā)器中，主時鐘信號相對于從時鐘信號被延遲，而不管觸發(fā)器是以功能模式(例如，當掃描使能信號為低時)還是掃描測試模式(例如，當掃描使能信號為高時)運行。換句話說，在傳統(tǒng)能容忍偏斜的觸發(fā)器中，主時鐘信號始終相對于從時鐘信號被延遲。在功能模式及掃描測試模式兩者中相對于從時鐘來延遲主時鐘的結果是在掃描路徑上產(chǎn)生保持時間違規(guī)(holdtimeviolation)(例如，在掃描測試模式中由具有交疊的相位的時鐘來驅動主鎖存器及從鎖存器而導致的保持時間違規(guī))。為補救傳統(tǒng)系統(tǒng)中的此種保持時間違規(guī)，向掃描路徑中添加額外的電路系統(tǒng)(例如，保持固定開銷(holdfixingoverhead)，其可例如包括一個或多個反相器)。添加至掃描路徑的電路系統(tǒng)一般會消耗大量的面積且耗散大量的功率。此面積開銷和功率耗散是不可取的，且在例如同一掃描路徑上的兩個相鄰觸發(fā)器在物理上彼此靠近時尤其明顯。

與上述傳統(tǒng)能容忍偏斜的觸發(fā)器相比，圖1a所示的能容忍偏斜的觸發(fā)器100(在本文中闡述其實施例)實作一種根據(jù)掃描使能信號114的狀態(tài)(例如，邏輯電平)而變化的對主鎖存器102及從鎖存器108進行計時的方法。換句話說，在觸發(fā)器100的功能模式及掃描測試模式中使用不同的計時方法。通過根據(jù)掃描使能信號114來使用不同的計時方法，(i)在功能模式中，主時鐘信號相對于從時鐘信號被延遲，且(ii)在掃描測試模式中，主鎖存器102及從鎖存器108由具有不交疊的或實質(zhì)上不交疊的時鐘相位的時鐘驅動，因此會消除或減少傳統(tǒng)系統(tǒng)中存在的在掃描路徑上的保持時間違規(guī)。隨著掃描路徑上的保持時間違規(guī)被消除或減少，對掃描路徑上的保持固定開銷的需要便得到消除或減少。因此，在本文中所述的觸發(fā)器中，減少了與傳統(tǒng)能容忍偏斜的觸發(fā)器(如上所述)所需的保持固定開銷相關聯(lián)的不可取的面積開銷和功率耗散。

本文中所提及的“不交疊的時鐘相位”是(i)在任意時間均不具有相同邏輯電平值且(ii)不具有在不同時間發(fā)生的邊沿躍遷的時鐘相位。因此，在不交疊的時鐘相位中，當?shù)谝粫r鐘相位具有第一邏輯電平值(例如，“1”)時，第二時鐘相位具有不同于第一邏輯電平值的第二邏輯電平值(例如，“0”)。此外，當?shù)谝粫r鐘相位自第一邏輯電平值躍遷至第二邏輯電平值時，第二時鐘相位自第二邏輯電平值躍遷至第一邏輯電平值。在不交疊的時鐘相位中，所有此種躍遷均同時發(fā)生。在以下闡述的圖4c及圖4d中說明不交疊的時鐘相位。

本文中所提及的“實質(zhì)上不交疊的時鐘相位”不同于不交疊的時鐘相位。實質(zhì)上不交疊的時鐘相位包括(i)對于這兩個時鐘相位而言同時發(fā)生的某些邊沿躍遷、以及(ii)不同時發(fā)生的其他邊沿躍遷。與不交疊的時鐘相位相比，由于某些邊沿躍遷不同時發(fā)生，因此實質(zhì)上不交疊的時鐘相位有時具有相同的邏輯電平值。在以下闡述的圖1c及圖1d中說明實質(zhì)上不交疊的時鐘相位。在比較圖1c及圖1d所示的時鐘相位時，可以看到某些邊沿躍遷同時發(fā)生(例如，邊沿躍遷142與152同時發(fā)生)，而其他邊沿躍遷不同時發(fā)生(例如，邊沿躍遷144與邊沿躍遷154相比經(jīng)過延遲)。

再次參照圖1a，在功能性模式中(例如，當掃描使能信號114是非現(xiàn)用的或低的時)，到達主鎖存器102的時鐘信號120與到達從鎖存器108的時鐘信號122相比在時間上經(jīng)過延遲。在功能模式中，由于時鐘信號120的延遲，時鐘信號120不包括與時鐘信號122的邊沿躍遷同時發(fā)生的邊沿躍遷。相比來說，在掃描測試模式中(例如，當掃描使能信號114是現(xiàn)用的或高的時)，到達主鎖存器的時鐘信號120與到達從鎖存器108的時鐘信號122具有不交疊的或實質(zhì)上不交疊的時鐘相位。在掃描測試模式中，時鐘信號120包括與時鐘信號122的邊沿躍遷同時發(fā)生的邊沿躍遷。

為說明根據(jù)掃描使能信號114的狀態(tài)而在觸發(fā)器100中使用的不同計時方法，參照圖1b至圖1d。這些圖繪示根據(jù)某些實施例，在圖1a所示的能容忍偏斜的觸發(fā)器100中使用的時鐘信號的相位圖。圖1b繪示在功能模式中由主鎖存器102接收的時鐘信號的相位圖，圖1c繪示在掃描測試模式中由主鎖存器102接收的時鐘信號的相位圖，且圖1d繪示由從鎖存器108接收的時鐘信號的相位圖，而不管模式是功能模式還是掃描測試模式。

在功能模式中，主鎖存器102接收包括邊沿躍遷132、134及136的時鐘信號120，如圖1b所示。如上所述，邊沿躍遷致使主鎖存器102在為透明的與不透明的(即，阻擋)之間切換。在功能模式中，從鎖存器108接收包括邊沿躍遷152、154及156的時鐘信號122，如圖1d所示。在比較圖1b及圖1d所示的相位圖時，可以看到到達主鎖存器102的時鐘信號120相對于到達從鎖存器108的時鐘信號122經(jīng)過延遲。舉例來說，時鐘信號120的邊沿躍遷132相對于時鐘信號122的邊沿躍遷152經(jīng)過延遲；邊沿躍遷134相對于邊沿躍遷154經(jīng)過延遲；等等。由于邊沿躍遷132、134及136分別與邊沿躍遷152、154及156相比在時間上經(jīng)過延遲，因此時鐘信號120不包括與時鐘信號122的邊沿躍遷同時發(fā)生的邊沿躍遷。

在此實例中，時鐘信號120的正邊沿躍遷與時鐘信號122的負邊沿躍遷相比在時間上經(jīng)過延遲，且相反地，時鐘信號120的負邊沿躍遷與時鐘信號122的正邊沿躍遷相比在時間上經(jīng)過延遲。因此，舉例來說，如果時鐘信號122的邊沿躍遷152是負邊沿躍遷，那么相對于邊沿躍遷152經(jīng)過延遲的時鐘信號120的邊沿躍遷132是正邊沿躍遷。相反，如果時鐘信號122的邊沿躍遷152是正邊沿躍遷，那么時鐘信號120的邊沿躍遷132是負邊沿躍遷。此種邊沿躍遷使主鎖存器102及從鎖存器108以圖中所示的方式成為透明的及不透明的。

在掃描測試模式中，主鎖存器102接收包括邊沿躍遷142、144及146的時鐘信號120，如圖1c所示。在掃描測試模式中，從鎖存器108接收包括邊沿躍遷152、154及156的時鐘信號122，如圖1d所示。在比較圖1c及圖1d所示的相位圖時，可以看到主鎖存器102及從鎖存器108如上所述由具有實質(zhì)上不交疊的時鐘相位的時鐘驅動。由于鎖存器102及108以此種方式由實質(zhì)上不交疊的時鐘相位驅動，因此時鐘信號120包括與時鐘信號122的邊沿躍遷同時發(fā)生的邊沿躍遷。舉例來說，時鐘信號120的邊沿躍遷142與時鐘信號122的邊沿躍遷152同時發(fā)生。類似地，邊沿躍遷146與時鐘信號122的邊沿躍遷156同時發(fā)生。在實質(zhì)上不交疊的時鐘相位中，如上所述，并不是所有的邊沿躍遷均同時發(fā)生(例如，邊沿躍遷144與邊沿躍遷154相比經(jīng)過延遲)。

在此實例中，時鐘信號120的正邊沿躍遷與時鐘信號122的負邊沿躍遷同時發(fā)生，且相反地，時鐘信號120的負邊沿躍遷與時鐘信號122的正邊沿躍遷同時發(fā)生。因此，舉例來說，如果時鐘信號122的邊沿躍遷152是負邊沿躍遷，那么與邊沿躍遷152同時發(fā)生的時鐘信號120的邊沿躍遷142是正邊沿躍遷。相反，如果時鐘信號122的邊沿躍遷152是正邊沿躍遷，那么時鐘信號120的邊沿躍遷142是負邊沿躍遷。此種邊沿躍遷使主鎖存器102及從鎖存器108以圖中所示的方式成為透明的及不透明的。

再次參照圖1a，分別被提供至主鎖存器102及從鎖存器108的時鐘信號120及122是由計時電路系統(tǒng)112產(chǎn)生。如以下參照計時電路系統(tǒng)112的實施例所進一步詳細闡釋，計時電路系統(tǒng)112用以接收輸入時鐘信號116及掃描使能信號114，并基于輸入時鐘信號116及掃描使能信號114中的一者或兩者來產(chǎn)生時鐘信號120及122。在實例中，計時電路系統(tǒng)112包括第一邏輯門，所述第一邏輯門用以(i)接收掃描使能信號114或掃描使能信號114的反相型式，及(ii)產(chǎn)生基于掃描使能信號114或掃描使能信號114的反相型式的邏輯電平而變化的輸出。在此實例中，計時電路系統(tǒng)112還包括第二邏輯門，所述第二邏輯門用以基于所述第一邏輯門的輸出而產(chǎn)生時鐘信號120及/或時鐘信號122。以下參照圖2a至圖5d闡述包括此種邏輯門的計時電路系統(tǒng)112的示例性實施例。

圖2a是根據(jù)某些實施例，繪示能容忍偏斜的觸發(fā)器200的示例性主-從鎖存器配置的細節(jié)的電路圖。能容忍偏斜的觸發(fā)器200包括用以接收數(shù)據(jù)信號(在圖2a中被標記為“d”)及掃描輸入信號(被標記為“si”)的主鎖存器202。觸發(fā)器200還包括耦合至主鎖存器202的從鎖存器204。主鎖存器202用以基于由主鎖存器202接收的掃描使能信號(被標記為“se”)向從鎖存器204選擇性地提供數(shù)據(jù)信號或掃描輸入信號中的一者。主鎖存器202也接收掃描使能信號的反相型式(被標記為“sen”)。

在圖2a所示的實例中，主鎖存器202包括多個nmos晶體管及pmos晶體管以及反相器。主鎖存器202的晶體管與反相器以圖中繪示的配置耦合在一起，以實現(xiàn)以上參照圖1a所述的主鎖存器102的功能性。圖2a所示的從鎖存器204類似地包括多個nmos晶體管及pmos晶體管以及多個反相器。從鎖存器204的晶體管與反相器以圖中繪示的配置耦合在一起，以實現(xiàn)以上參照圖1a所述的從鎖存器108的功能性。圖2a所示的主鎖存器202及從鎖存器204僅為實例，且可以所屬領域中的普通技術人員已知的各種其他方式實作主鎖存器及從鎖存器。

圖2a所示的觸發(fā)器200還包括電路系統(tǒng)250，電路系統(tǒng)250用以接收掃描使能信號并基于輸入時鐘信號(在圖2a中被標記為“cp”)及掃描使能信號中的一者或兩者而產(chǎn)生多個時鐘信號。由電路系統(tǒng)250產(chǎn)生的時鐘信號包括(i)被提供至主鎖存器202的第一時鐘信號(被標記為“clkb_m”及“clkbb_m”)，及(ii)被提供至從鎖存器204的第二時鐘信號(被標記為“clkb”及“clkbb”)。如圖中所示，clkbb_m是clkb_m的反相型式，且clkbb是clkb的反相型式。

在圖2a中，被提供至主鎖存器202的clkb_m及clkbb_m時鐘信號根據(jù)掃描使能信號的邏輯電平而變化。因此，舉例來說，在掃描測試模式中(例如，掃描使能信號為高)，clkb_m及clkbb_m時鐘信號呈現(xiàn)出第一特性(例如，相位、定時)，而在功能模式中(例如，掃描使能信號為低)，clkb_m及clkbb_m時鐘信號呈現(xiàn)出不同的第二特性。在比較以下闡述的圖2b及圖2c時，可以看到clkb_m及clkbb_m時鐘信號在這兩種模式中的不同特性。相比之下，在此實例中，被提供至從鎖存器204的時鐘信號clkb及clkbb不基于掃描使能信號的邏輯電平而變化。

電路系統(tǒng)250包括與邏輯門212，與邏輯門212用以接收輸入時鐘信號及掃描使能信號。與邏輯門212基于輸入時鐘信號與掃描使能信號的邏輯組合而產(chǎn)生第一輸出。電路系統(tǒng)250還包括時鐘延遲緩沖器210，時鐘延遲緩沖器210包括多個串聯(lián)連接的反相器。所述串聯(lián)連接的反相器可被稱為“時鐘鏈”。時鐘延遲緩沖器210用以接收clkbb信號(即，被提供至從鎖存器204的第二時鐘信號中的一者)并產(chǎn)生第二輸出，所述第二輸出是clkbb信號的延遲型式。對clkbb信號的延遲是通過時鐘延遲緩沖器210的串聯(lián)耦合的反相器實現(xiàn)的，每一個時鐘延遲緩沖器210在信號傳播通過反相器時對所述信號賦予一定量的延遲。在圖2a、圖3a、圖4a及圖5a中繪示的時鐘延遲緩沖器(分別具有參考編號210、310、410及512)僅為實例，且在本文所述的方法中使用的時鐘延遲緩沖器可包括任意數(shù)目的串聯(lián)耦合的反相器。因此，舉例來說，雖然圖2a所示的時鐘延遲緩沖器210使用四個串聯(lián)耦合的反相器，但在其他實例中，圖2a所示的實例可利用具有不同數(shù)目的(例如，2個、8個等)串聯(lián)耦合的反相器的時鐘延遲緩沖器。其他形成時鐘延遲緩沖器210的方式也處于本發(fā)明實施例的范圍內(nèi)。

電路系統(tǒng)250還包括或非邏輯門214，或非邏輯門214用以接收第一輸出及第二輸出，并基于所述第一輸出與所述第二輸出的邏輯組合而產(chǎn)生第三輸出。如圖所示，被提供至主鎖存器202的第一時鐘信號clkb_m及clkbb_m是基于由或非邏輯門214產(chǎn)生的第三輸出。具體來說，clkb_m時鐘信號是或非邏輯門214的第三輸出，且clkbb_m時鐘信號是由反相器216產(chǎn)生的clkb_m信號的反相型式。

電路系統(tǒng)250還包括反相器206，反相器206用以接收輸入時鐘信號并產(chǎn)生第四輸出，所述第四輸出是所述輸入時鐘信號的反相型式。反相器208串聯(lián)耦合至反相器206，且用以接收第四輸出。反相器208產(chǎn)生作為第四輸出的反相型式的第五輸出。如圖所示，被提供至從鎖存器204的第二時鐘信號clkb及clkbb是分別基于第四輸出及第五輸出。具體來說，clkb時鐘信號是由反相器206產(chǎn)生的第四輸出，且clkbb時鐘信號是由反相器208產(chǎn)生的第五輸出。

在圖2a中，當掃描使能信號具有邏輯電平低值時，與邏輯門212輸出邏輯電平低值，所述邏輯電平低值由或非門214接收。當自與邏輯門212接收到此邏輯電平低值時，或非邏輯門214充當反相器且因此產(chǎn)生由時鐘延遲緩沖器210產(chǎn)生的第二輸出的反相型式。由時鐘延遲緩沖器210產(chǎn)生的第二輸出是clkbb時鐘信號的延遲型式。因此，被提供至主鎖存器202的clkbb_m時鐘信號是clkbb時鐘信號的延遲型式，且被提供至主鎖存器202的clkb_m時鐘信號是clkbb時鐘信號的反相、延遲型式。當掃描使能信號具有邏輯電平低值時，被提供至主鎖存器202的clkb_m信號及clkbb_m信號分別相對于被提供至從鎖存器204的clkb信號及clkb_m信號在時間上經(jīng)過延遲。

為說明當掃描使能信號具有邏輯電平低值時，被提供至主鎖存器202的時鐘信號相對于被提供至從鎖存器204的時鐘信號的延遲，參照圖2b及圖2d。圖2b繪示當掃描使能信號具有邏輯電平低值時被提供至主鎖存器202的時鐘信號的相位圖，且圖2d繪示被提供至從鎖存器204的時鐘信號的相位圖，而不管掃描使能信號具有邏輯電平高值還是低值。在實例中，與圖2b所示相位圖相關聯(lián)的時鐘信號是clkb_m信號及clkbb_m信號，且與圖2d所示相位圖相關聯(lián)的時鐘信號是clkb信號及clkbb信號。

在比較圖2b及圖2d所示的相位圖時，可以看到到達主鎖存器202的時鐘信號(如在圖2b中所表示)相對于到達從鎖存器204的時鐘信號(如在圖2d中所表示)經(jīng)過延遲。如圖所示，到達主鎖存器202的時鐘信號的邊沿躍遷相對于到達從鎖存器204的時鐘信號的邊沿躍遷經(jīng)過延遲。由于由主鎖存器202接收的邊沿躍遷相對于由從鎖存器204接收的邊沿躍遷在時間上經(jīng)過延遲，因此由主鎖存器202接收的時鐘信號不包括與由從鎖存器204接收的時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。

再次參照圖2a所示的實例，當掃描使能信號具有邏輯電平高值時，與邏輯門212將輸入時鐘信號(在圖中被標記為“cp”)傳遞至或非邏輯門214。當掃描使能信號具有邏輯電平高值時，或非邏輯門214因此接收(i)第一輸入節(jié)點處的輸入時鐘信號，及(ii)第二輸入節(jié)點處由時鐘延遲緩沖器210產(chǎn)生的第二輸出。由時鐘延遲緩沖器210產(chǎn)生的第二輸出是clkbb時鐘信號的延遲型式。因此，當掃描使能信號具有邏輯電平高值時，被提供至主鎖存器202的clkb_m時鐘信號是輸入時鐘信號與clkbb時鐘信號的延遲型式的邏輯或非。clkbb_m時鐘信號是clkb_m時鐘信號的反相型式。以此種方式產(chǎn)生clkb_m時鐘信號及clkbb_m時鐘信號使得被提供至主鎖存器202的時鐘信號與被提供至從鎖存器204的時鐘信號具有實質(zhì)上不交疊的相位。

為說明在掃描使能信號具有邏輯電平高值時產(chǎn)生具有實質(zhì)上不交疊的相位的主鎖存器時鐘信號及從鎖存器時鐘信號，參照圖2c及圖2d。圖2c繪示當掃描使能信號具有邏輯電平高值時被提供至主鎖存器202的時鐘信號的相位圖。如上所述，圖2d繪示被提供至從鎖存器204的時鐘信號的相位圖，而不管掃描使能信號具有邏輯電平高值還是低值。在實例中，與圖2c所示相位圖相關聯(lián)的時鐘信號是clkb_m信號及clkbb_m信號，且與圖2d所示相位圖相關聯(lián)的時鐘信號是clkb信號及clkbb信號。

在比較圖2c及圖2d所示的相位圖時，可以看到主鎖存器202及從鎖存器204被具有實質(zhì)上不交疊的時鐘相位的時鐘驅動。由于鎖存器202及204以此種方式由實質(zhì)上不交疊的時鐘相位驅動，因此被提供至主鎖存器202的時鐘信號包括與被提供至從鎖存器204的時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。

盡管圖2a所示的實例實作一種正邊沿觸發(fā)觸發(fā)器，但本發(fā)明實施例并不僅限于正邊沿觸發(fā)觸發(fā)器。因此，以上在圖2a中闡述的教示內(nèi)容及方法可用于實作負邊沿觸發(fā)觸發(fā)器。類似地，以下參照圖3a至圖5d闡述的實施例實作正邊沿觸發(fā)觸發(fā)器，但這些圖(以下闡述)的教示內(nèi)容及方法可用于實作負邊沿觸發(fā)觸發(fā)器。

圖3a繪示根據(jù)某些實施例，示例性能容忍偏斜的觸發(fā)器300的電路圖。能容忍偏斜的觸發(fā)器300包括主鎖存器302及耦合至主鎖存器302的從鎖存器304。主鎖存器302與圖2a所示的主鎖存器202相同，且主鎖存器302與主鎖存器202接收相同的信號。從鎖存器304與圖2a所示的從鎖存器204相同，但從鎖存器304與從鎖存器204接收不同的信號。具體來說，如以下所述，圖3a所示的從鎖存器304接收時鐘信號“clkb_s”及“clkbb_s”，而圖2a所示的從鎖存器204接收時鐘信號“clkb”及“clkbb”。

圖3a所示的觸發(fā)器300還包括電路系統(tǒng)350，電路系統(tǒng)350用以接收掃描使能信號并基于輸入時鐘信號(在圖3a中被標記為“cp”)及掃描使能信號中的一者或兩者而產(chǎn)生多個時鐘信號。由電路系統(tǒng)350產(chǎn)生的時鐘信號包括(i)被提供至主鎖存器302的第一時鐘信號(被標記為“clkb_m”及“clkbb_m”)，及(ii)被提供至從鎖存器304的第二時鐘信號(被標記為“clkb_s”及“clkbb_s”)。如圖中所示，clkbb_m是由反相器314產(chǎn)生的clkb_m的反相型式。在電路系統(tǒng)350中，反相器306使輸入時鐘信號反相以產(chǎn)生信號clkb，且反相器308使信號clkb反相以產(chǎn)生信號clkbb。

在圖3a中，被提供至從鎖存器304的clkb_s時鐘信號及clkbb_s時鐘信號基于掃描使能信號的邏輯電平而變化。因此，舉例來說，在掃描測試模式中(例如，掃描使能信號為高)，clkb_s及clkbb_s時鐘信號呈現(xiàn)出第一特性(例如，相位、定時)，而在功能模式中(例如，掃描使能信號為低)，clkb_s及clkbb_s時鐘信號呈現(xiàn)出不同的第二特性。在比較以下闡述的圖3c及圖3d時，可以看到clkb_s及clkbb_s時鐘信號在這兩種模式中的不同特性。相比之下，在此實例中，提供至主鎖存器302的時鐘信號clkb_m及clkbb_m不基于掃描使能信號的邏輯電平而變化。

電路系統(tǒng)350包括時鐘延遲緩沖器310，時鐘延遲緩沖器310包括多個串聯(lián)連接的反相器且用以接收clkbb信號并產(chǎn)生clkbb信號的延遲型式。其他形成時鐘延遲緩沖器310的方式(例如，不包括多個串聯(lián)連接的反相器)也處于本發(fā)明實施例的范圍內(nèi)。clkbb信號的延遲型式通過反相器312被反相以產(chǎn)生clkb_m信號。電路系統(tǒng)350還包括與邏輯門316，與邏輯門316用以接收clkb_m信號及掃描使能信號。與邏輯門316基于clkb_m信號與掃描使能信號的邏輯組合而產(chǎn)生第一輸出。如自電路圖顯而易見，clkb_m信號包括已經(jīng)過反相的輸入時鐘信號的延遲型式?；蚍沁壿嬮T318用以接收第一輸出及clkb信號，所述clkb信號是輸入時鐘信號的反相型式?；蚍沁壿嬮T318基于第一輸出與clkb信號的邏輯組合而產(chǎn)生第二輸出。被提供至從鎖存器304的clkbb_s時鐘信號與或非邏輯門318的第二輸出相等。

電路系統(tǒng)350還包括或邏輯門320，或邏輯門320用以接收clkbb_m信號及掃描使能信號的反相型式(“sen”)?；蜻壿嬮T320基于clkbb_m信號與掃描使能信號的反相型式的邏輯組合而產(chǎn)生第三輸出。如自電路圖顯而易見，clkbb_m信號包括輸入時鐘信號的延遲型式。與非邏輯門322用以接收(i)第三輸出，及(ii)clkbb信號。與非邏輯門322基于第三輸出與clkbb信號的邏輯組合而產(chǎn)生第四輸出。被提供至從鎖存器304的clkb_s時鐘信號相等于與非邏輯門322的第四輸出。

在圖3a中，當掃描使能信號具有邏輯電平低值時，與邏輯門316輸出邏輯電平低值，所述邏輯電平低值由或非邏輯門318接收。當自與邏輯門316接收到此邏輯電平低值時，或非邏輯門318充當反相器且因此產(chǎn)生由反相器306產(chǎn)生的clkb信號的反相型式。此外，當掃描使能信號具有邏輯電平低值時，或邏輯門320輸出邏輯電平高值，所述邏輯電平高值由與非邏輯門322接收。當自或邏輯門320接收到此邏輯電平高值時，與非邏輯門322充當反相器且因此產(chǎn)生由反相器308產(chǎn)生的clkbb信號的反相型式。因此，當掃描使能信號具有邏輯電平低值時，被提供至從鎖存器304的clkb_s信號及clkbb_s信號僅分別為clkbb信號及clkb信號的反相型式。如在電路圖中所示，clkbb信號及clkb信號是基于輸入時鐘信號cp。

當掃描使能信號具有邏輯電平高值時，與邏輯門316將clkb_m時鐘信號傳遞至或非邏輯門318。當掃描使能信號具有邏輯電平高值時，或非邏輯門318因此接收(i)第一輸入節(jié)點處的clkb信號，及(ii)第二輸入節(jié)點處的clkb_m信號。clkb_m時鐘信號是已經(jīng)過反相的輸入時鐘信號的延遲型式。因此，當掃描使能信號具有邏輯電平高值時，被提供至從鎖存器304的clkbb_s時鐘信號是clkb信號與已經(jīng)過反相的輸入時鐘信號的延遲型式(即，clkb_m信號)的邏輯或非。此外，當掃描使能信號具有邏輯電平高值時，或邏輯門320將clkbb_m時鐘信號傳遞至與非邏輯門322。當掃描使能信號具有邏輯電平高值時，與非邏輯門322因此接收(i)第一輸入節(jié)點處的clkbb信號，及(ii)第二輸入節(jié)點處的clkbb_m信號。clkbb_m時鐘信號是輸入時鐘信號的延遲型式。因此，當掃描使能信號具有邏輯電平高值時，被提供至從鎖存器304的clkb_s時鐘信號是clkbb信號與輸入時鐘信號的延遲型式(即，clkbb_m信號)的邏輯與非。以此種方式產(chǎn)生clkbb_s時鐘信號及clkb_s時鐘信號會使被提供至主鎖存器302的時鐘信號與被提供至從鎖存器304的時鐘信號具有實質(zhì)上不交疊的相位。

為說明在掃描使能信號具有邏輯電平高值時產(chǎn)生具有實質(zhì)上不交疊的相位的主鎖存器時鐘信號及從鎖存器時鐘信號，參照圖3b及圖3c。圖3b繪示被提供至主鎖存器302的時鐘信號的相位圖，而不管掃描使能信號具有邏輯電平高值還是低值。圖3c繪示當掃描使能信號具有邏輯電平高值時被提供至從鎖存器304的時鐘信號的相位圖。在實例中，與圖3b所示相位圖相關聯(lián)的時鐘信號是clkb_m信號及clkbb_m信號，且與圖3c所示相位圖相關聯(lián)的時鐘信號是clkb_s信號及clkbb_s信號。在比較圖3b及圖3c所示的相位圖時，可以看到主鎖存器302及從鎖存器304被具有實質(zhì)上不交疊的時鐘相位的時鐘驅動。由于鎖存器302及304以此種方式由實質(zhì)上不交疊的時鐘相位驅動，因此被提供至主鎖存器302的時鐘信號包括與被提供至從鎖存器304的時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。

圖3d繪示當掃描使能信號具有邏輯電平低值時被提供至從鎖存器304的時鐘信號的相位圖。與圖3d所示的相位圖相關聯(lián)的時鐘信號是clkb_s信號及clkbb_s信號。如上所述，當掃描使能信號具有邏輯電平低值時，被提供至從鎖存器304的clkb_s信號及clkbb_s信號僅分別為clkbb信號及clkb信號的反相型式，且clkbb信號及clkb信號是基于輸入時鐘信號，如圖3a所示的電路圖中所示。在比較圖3b及圖3d所示的相位圖時，可以看到到達主鎖存器302的時鐘信號(如在圖3b中所表示)相對于到達從鎖存器304的時鐘信號(如在圖3d中所表示)經(jīng)過延遲。如圖所示，到達主鎖存器302的時鐘信號的邊沿躍遷相對于到達從鎖存器304的時鐘信號的邊沿躍遷經(jīng)過延遲。

圖4a是繪示根據(jù)某些實施例，能容忍偏斜的觸發(fā)器400的示例性主-從鎖存器配置的細節(jié)的電路圖。能容忍偏斜的觸發(fā)器400包括主鎖存器402及耦合至主鎖存器402的從鎖存器404。主鎖存器402與圖2a所示的主鎖存器202相同，且主鎖存器402與主鎖存器202接收相同的信號。從鎖存器404與圖2a所示的從鎖存器204相同，且從鎖存器404與從鎖存器204接收相同的信號。

圖4a所示的觸發(fā)器400還包括電路系統(tǒng)450，電路系統(tǒng)450用以接收掃描使能信號并基于輸入時鐘信號(在圖4a中被標記為“cp”)及掃描使能信號中的一者或兩者而產(chǎn)生多個時鐘信號。由電路系統(tǒng)450產(chǎn)生的時鐘信號包括(i)被提供至主鎖存器402的第一時鐘信號(被標記為“clkb_m”及“clkbb_m”)，及(ii)被提供至從鎖存器404的第二時鐘信號(被標記為“clkb”及“clkbb”)。

在圖4a中，被提供至主鎖存器402的clkb_m時鐘信號及clkbb_m時鐘信號基于掃描使能信號的邏輯電平而變化。具體來說，在功能模式中(例如，掃描使能信號為低)，clkb_m時鐘信號及clkbb_m時鐘信號包括與clkb信號及clkbb信號的邊沿躍遷相比在時間上經(jīng)過延遲的邊沿躍遷。相比之下，在掃描測試模式中(例如，掃描使能信號為高)，clkb_m時鐘信號及clkbb_m時鐘信號包括被提供至從鎖存器404的時鐘信號的反相型式。在以下闡述的圖4b至圖4d中可以看到clkb_m信號及clkbb_m信號在這兩種模式中的不同特性。相比之下，在此實例中，被提供至從鎖存器404的時鐘信號clkb及clkbb不基于掃描使能信號的邏輯電平而變化。

電路系統(tǒng)450包括第一反相器406，第一反相器406用以接收輸入時鐘信號并產(chǎn)生第一輸出，所述第一輸出是所述輸入時鐘信號的反相型式。在圖4a所示的實例中，第一輸出是被提供至從鎖存器404的clkb時鐘信號。第二反相器408串聯(lián)耦合至第一反相器406且用以接收第一輸出并產(chǎn)生第二輸出，所述第二輸出是所述第一輸出的反相型式。在圖4a所示的實例中，第一輸出是被提供至從鎖存器404的clkbb時鐘信號。電路系統(tǒng)450還包括與非邏輯門412，與非邏輯門412用以接收第二輸出(即，clkbb時鐘信號)及掃描使能信號的反相型式(“sen”)。與非邏輯門412基于第二輸出與掃描使能信號的反相型式的邏輯組合而產(chǎn)生第三輸出。

電路系統(tǒng)450也包括時鐘延遲緩沖器410，時鐘延遲緩沖器410包括多個串聯(lián)連接的反相器。其他形成時鐘延遲緩沖器410的方式也處于本發(fā)明實施例的范圍內(nèi)。時鐘延遲緩沖器410用以接收第三輸出并產(chǎn)生第四輸出，所述第四輸出是所述第三輸出的延遲型式。與邏輯門414用以接收由第一反相器406產(chǎn)生的clkb時鐘信號及掃描使能信號。與邏輯門414基于clkb信號與掃描使能信號的邏輯組合而產(chǎn)生第五輸出。電路系統(tǒng)450還包括或非邏輯門416，或非邏輯門416用以接收由時鐘延遲緩沖器410產(chǎn)生的輸出(即，第四輸出)及由與邏輯門414產(chǎn)生的輸出(即，第五輸出)?；蚍沁壿嬮T416基于所述第四輸出與所述第五輸出的邏輯組合而產(chǎn)生第六輸出。由或非邏輯門416產(chǎn)生的第六輸出通過第三反相器418被反相，其中第三反相器418的輸出是被提供至主鎖存器402的clkb_m時鐘信號。clkb_m時鐘信號通過第四反相器420被反相以產(chǎn)生被提供至主鎖存器402的clkbb_m時鐘信號。

在圖4a中，當掃描使能信號具有邏輯電平高值時，sen信號具有邏輯電平低值，因此使得與非邏輯門412輸出邏輯電平高值。在其中時鐘延遲緩沖器410包括奇數(shù)個串聯(lián)耦合的反相器的實例中，在掃描使能信號具有邏輯電平高值時時鐘延遲緩沖器410的輸出是邏輯電平低值。或非邏輯門416基于其自時鐘延遲緩沖器410接收的邏輯電平低值而充當反相器。當掃描使能信號具有邏輯電平高值時，與門414輸出clkb信號。由于或非邏輯門416用以充當反相器(如上所述)，因此或非邏輯門416自與門414接收clkb信號并輸出clkb信號的反相型式。反相器418、420使得(i)clkb_m信號成為clkbb信號的反相型式，且(ii)clkbb_m信號成為clkb信號的反相型式。在掃描測試模式中(即，當掃描使能信號為高時)，被提供至主鎖存器402的時鐘信號僅為被提供至從鎖存器404的時鐘信號的反相型式。在掃描測試模式中，被提供至主鎖存器402的時鐘信號相對于被提供至從鎖存器404的時鐘信號不經(jīng)過延遲。

為說明在圖4a所示的實例中在掃描測試模式中的時鐘信號，參照圖4c及圖4d。圖4c繪示當掃描使能信號具有邏輯電平高值時，被提供至主鎖存器402的時鐘信號的相位圖，且圖4d繪示被提供至從鎖存器404的時鐘信號的相位圖，而不管掃描使能信號具有邏輯電平高值還是低值。在實例中，與圖4c所示相位圖相關聯(lián)的時鐘信號是clkb_m信號及clkbb_m信號，且與圖4d所示相位圖相關聯(lián)的時鐘信號是clkb信號及clkbb信號。在比較圖4c及圖4d所示的相位圖時，可以看到到達主鎖存器402的時鐘信號僅為到達從鎖存器404的時鐘信號的反相型式。此外，可以看到在掃描測試模式中，主鎖存器402及從鎖存器404由具有不交疊的時鐘相位的時鐘驅動。

再次參照圖4a所示的實例，當掃描使能信號具有邏輯電平低值時，sen信號具有邏輯電平高值，因此使得與非邏輯門412充當反相器。與非邏輯門412因此在掃描使能信號具有邏輯電平低值時輸出clkbb時鐘信號的反相型式。clkbb時鐘信號的反相型式因時鐘延遲緩沖器410而經(jīng)歷延遲。當掃描使能信號具有邏輯電平低值時，與邏輯門414輸出邏輯電平低值?；蚍沁壿嬮T416基于其自與邏輯門414接收的邏輯電平低值而充當反相器。作為反相器，或非邏輯門416輸出自時鐘延遲緩沖器410接收的信號的反相型式，其中自時鐘延遲緩沖器410接收的信號是clkbb時鐘信號的延遲型式。被提供至主鎖存器402的clkb_m時鐘信號及clkbb_m時鐘信號因此在掃描使能信號具有邏輯電平低值時是基于clkbb時鐘信號的延遲型式。

為說明在掃描使能信號具有邏輯電平低值時被提供至主鎖存器402的時鐘信號相對于被提供至從鎖存器404的時鐘信號的延遲，參照圖4b及圖4d。如上所述，圖4b繪示當掃描使能信號具有邏輯電平低值時被提供至主鎖存器402的時鐘信號的相位圖，且圖4d繪示被提供至從鎖存器404的時鐘信號的相位圖，而不管掃描使能信號具有邏輯電平高值還是低值。在比較圖4b及圖4d所示的相位圖時，可以看到到達主鎖存器402的時鐘信號(如在圖4b中所表示)相對于到達從鎖存器404的時鐘信號(如在圖4d中所表示)經(jīng)過延遲。如圖所示，到達主鎖存器402的時鐘信號的邊沿躍遷相對于到達從鎖存器404的時鐘信號的邊沿躍遷經(jīng)過延遲。由于由主鎖存器402接收的邊沿躍遷相對于由從鎖存器404接收的邊沿躍遷在時間上經(jīng)過延遲，因此由主鎖存器402接收的時鐘信號不包括與由從鎖存器404接收的時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。

圖5a是繪示根據(jù)某些實施例，能容忍偏斜的觸發(fā)器500的示例性主-從鎖存器配置的細節(jié)的電路圖。能容忍偏斜的觸發(fā)器500包括主鎖存器502及耦合至主鎖存器502的從鎖存器504。圖5a所示的觸發(fā)器500還包括電路系統(tǒng)550。電路系統(tǒng)550包括第一反相器506，第一反相器506用以接收輸入時鐘信號(“cp”)并產(chǎn)生第一輸出，所述第一輸出是所述輸入時鐘信號的反相型式。第一輸出是被提供至從鎖存器504的clkb時鐘信號。串聯(lián)耦合至第一反相器506的第二反相器508用以接收clkb信號并產(chǎn)生第二輸出，所述第二輸出是所述clkb信號的反相型式。第二輸出是被提供至從鎖存器504的clkbb時鐘信號。電路系統(tǒng)550還包括與非邏輯門510，與非邏輯門510用以接收clkbb時鐘信號及掃描使能信號的反相型式(“sen”)。與非邏輯門510基于clkbb信號與掃描使能信號的反相型式的邏輯組合而產(chǎn)生第三輸出。

電路系統(tǒng)550也包括時鐘延遲緩沖器512，時鐘延遲緩沖器512包括多個串聯(lián)連接的反相器。其他形成時鐘延遲緩沖器512的方式也處于本發(fā)明實施例的范圍內(nèi)。時鐘延遲緩沖器用以自與非邏輯門510接收第三輸出并產(chǎn)生第四輸出，所述第四輸出是所述第三輸出的延遲型式。第三反相器514用以自時鐘延遲緩沖器512接收第四輸出，且第三反相器514產(chǎn)生第五輸出，所述第五輸出是所述第四輸出的反相型式。電路系統(tǒng)550的第四反相器516用以接收第五輸出并產(chǎn)生第六輸出，所述第六輸出是所述第五輸出的反相型式。第六輸出是被提供至主鎖存器502的clkb_m時鐘信號。第五反相器518接收clkb_m時鐘信號并使clkb_m時鐘信號反相以產(chǎn)生clkbb_m時鐘信號。

在圖5a所示的實例中，通過操縱觸發(fā)器500中的掃描控制而將經(jīng)過反相的從時鐘用作主掃描時鐘。圖5a所示的觸發(fā)器500的運行與分別在圖2a、圖3a及圖4a中所示的觸發(fā)器200、觸發(fā)器300及觸發(fā)器400的運行不同。在觸發(fā)器200、觸發(fā)器300及觸發(fā)器400中，基于掃描使能信號的狀態(tài)來操縱時鐘信號，其中對時鐘信號的操縱用來在功能模式及掃描測試模式中實現(xiàn)不同的計時方法。相比之下，在圖5a所示的觸發(fā)器500中，主鎖存器502的結構與觸發(fā)器200、觸發(fā)器300及觸發(fā)器400的主鎖存器不同。具體來說，在觸發(fā)器200的、觸發(fā)器300的及觸發(fā)器400的主鎖存器中，數(shù)據(jù)信號(“d”)及掃描使能(“se”)信號受同一時鐘信號的控制。相比之下，在圖5a所示的主鎖存器502中，數(shù)據(jù)信號受clkb_m時鐘信號及clkbb_m時鐘信號的控制，而掃描使能信號受clkb時鐘信號及clkbb時鐘信號的控制。此在圖5a所示的電路圖中是顯而易見的，圖5a示出在耦合的nmos晶體管與pmos晶體管的第一堆疊處接收到數(shù)據(jù)信號，且在耦合的nmos晶體管與pmos晶體管的第二堆疊處接收到掃描使能信號。

在圖5a中，當掃描使能信號具有邏輯電平低值時，被提供至主鎖存器502的時鐘信號相對于被提供至從鎖存器504的時鐘信號經(jīng)過延遲。為了對此進行說明，參照圖5b及圖5d。圖5b繪示當掃描使能信號具有邏輯電平低值時被提供至主鎖存器502的時鐘信號的相位圖，且圖5d繪示被提供至從鎖存器504的時鐘信號的相位圖，而不管掃描使能信號具有邏輯電平高值還是低值。在比較圖5b及圖5d所示的相位圖時，可以看到到達主鎖存器502的時鐘信號(如在圖5b中所表示)相對于到達從鎖存器504的時鐘信號(如在圖5d中所表示)經(jīng)過延遲。

作為另外一種選擇，當掃描使能信號具有邏輯電平高值時，到達主鎖存器502的時鐘信號是如以上所述通過操縱觸發(fā)器500中的掃描控制而產(chǎn)生的到達從鎖存器504的時鐘信號的反相型式。為了對此進行說明，參照圖5c及圖5d。如上所述，圖5c繪示當掃描使能信號具有邏輯電平高值時被提供至主鎖存器502的時鐘信號的相位圖，且圖5d繪示被提供至從鎖存器504的時鐘信號的相位圖，而不管掃描使能信號具有邏輯電平高值還是低值。在比較圖5c及圖5d所示的相位圖時，可以看到到達主鎖存器502的時鐘信號僅為到達從鎖存器504的時鐘信號的反相型式。此外，可以看到在掃描測試模式中，主鎖存器502及從鎖存器504由具有不交疊的時鐘相位的時鐘驅動。

圖6是繪示根據(jù)某些實施例，一種向具有主鎖存器及從鎖存器的觸發(fā)器提供時鐘信號的方法的示例性步驟的流程圖。在602處，接收掃描使能信號。在圖2a所示的實例中示出此步驟，圖2a示出由電路系統(tǒng)250的與邏輯門212接收掃描使能信號(被標記為“se”)。圖3a及圖4a所示的實例分別類似地示出電路350及450的組件接收掃描使能信號。圖5a所示的實例示出掃描使能信號被主鎖存器502的組件接收。此外，在圖5a所示的實例中，掃描使能信號的反相型式由主鎖存器502的組件及電路系統(tǒng)550的與非邏輯門510接收。

在604處，接收輸入時鐘信號。在圖2a所示的實例中示出此步驟，圖2a示出由電路系統(tǒng)250的反相器206接收輸入時鐘信號(被標記為“cp”)。圖3a、圖4a及圖5a所示的實例分別類似地示出電路350、450及550的組件接收輸入時鐘信號。雖然圖6所示的流程圖繪示掃描使能信號在輸入時鐘信號之前被接收，但在其他實例中，掃描使能信號與輸入時鐘信號被同時接收。此外，在其他實例中，輸入時鐘信號在掃描使能信號之前被接收。

在606處，基于輸入時鐘信號及掃描使能信號中的一者或兩者而產(chǎn)生多個時鐘信號，其中所述多個時鐘信號包括第一時鐘信號及第二時鐘信號。在實例中，當掃描使能信號具有第一邏輯電平時，第一時鐘信號不包括與第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。在實施例中，當掃描使能信號具有不同于第一邏輯電平的第二邏輯電平時，第一時鐘信號包括與第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。

在608處，向觸發(fā)器的主鎖存器提供第一時鐘信號。主鎖存器用以接收數(shù)據(jù)信號及掃描輸入信號并基于掃描使能信號向從鎖存器選擇性地提供所述數(shù)據(jù)信號或所述掃描輸入信號中的一者。在610處，向觸發(fā)器的從鎖存器提供第二時鐘信號。從鎖存器用以基于掃描使能信號自主鎖存器接收數(shù)據(jù)信號或掃描輸入信號中的一者。

在圖2a所示的實例中示出步驟606、608及610，圖2a示出電路系統(tǒng)250基于掃描使能信號及輸入時鐘信號而產(chǎn)生clkb_m時鐘信號及clkbb_m時鐘信號。如圖所示，clkb_m時鐘信號及clkbb_m時鐘信號是被提供至主鎖存器202的第一時鐘信號。圖2a也示出電路系統(tǒng)250基于輸入時鐘信號而產(chǎn)生clkb時鐘信號及clkbb時鐘信號。如圖所示，clkb時鐘信號及clkbb時鐘信號是被提供至從鎖存器204的第二時鐘信號。如以上參照圖2b至圖2d所述，第一時鐘信號與第二時鐘信號之間的關系基于掃描使能信號的狀態(tài)而變化。圖3a、圖4a及圖5a所示的實例分別同樣地繪示基于所接收的輸入時鐘信號及掃描使能信號中的一者或兩者而產(chǎn)生第一時鐘信號及第二時鐘信號的電路350、450及550。如在這些圖中所示，第一時鐘信號及第二時鐘信號分別被提供至主鎖存器及從鎖存器。

本發(fā)明實施例涉及一種能容忍偏斜的觸發(fā)器。如上所述，本文中所述的能容忍偏斜的觸發(fā)器根據(jù)運行模式是功能模式(例如，當掃描使能信號具有邏輯電平低值時)還是掃描測試模式(例如，當掃描使能信號具有邏輯電平高值時)而利用不同的計時方法，而不是在所述功能模式及所述掃描測試模式兩者中利用單種計時方法。在功能模式中，到達觸發(fā)器的主鎖存器的時鐘信號相對于到達觸發(fā)器的從鎖存器的時鐘信號經(jīng)過延遲。在運行的功能模式中到達主鎖存器的時鐘信號的延遲會改善觸發(fā)器的偏斜容忍度。在掃描測試模式中，主鎖存器與從鎖存器由不交疊的或實質(zhì)上不交疊的時鐘信號驅動。與在所有運行模式期間對到達主鎖存器的計時進行延遲的傳統(tǒng)觸發(fā)器相比，在掃描測試模式中使用不交疊的或實質(zhì)上不交疊的時鐘信號降低了觸發(fā)器的面積開銷和功率消耗。

本發(fā)明涉及觸發(fā)器。觸發(fā)器的實施例包括主鎖存器，所述主鎖存器用以接收數(shù)據(jù)信號及掃描輸入信號。從鎖存器耦合至主鎖存器，且主鎖存器基于由主鎖存器接收的掃描使能信號向從鎖存器選擇性地提供數(shù)據(jù)信號或掃描輸入信號中的一者。所述觸發(fā)器包括電路系統(tǒng)，所述電路系統(tǒng)用以接收掃描使能信號并基于輸入時鐘信號及掃描使能信號中的一者或兩者而產(chǎn)生多個時鐘信號。所述時鐘信號包括(i)被提供至主鎖存器的第一時鐘信號，及(ii)被提供至從鎖存器的第二時鐘信號。當掃描使能信號具有第一邏輯電平時，第一時鐘信號不包括與第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。當掃描使能信號具有不同于第一邏輯電平的第二邏輯電平時，第一時鐘信號包括與第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。

觸發(fā)器的另一實施例包括主鎖存器，所述主鎖存器用以接收數(shù)據(jù)信號及掃描輸入信號。從鎖存器耦合至主鎖存器，且主鎖存器基于由主鎖存器接收的掃描使能信號向從鎖存器選擇性地提供數(shù)據(jù)信號或掃描輸入信號中的一者。所述觸發(fā)器包括電路系統(tǒng)，所述電路系統(tǒng)用以基于輸入時鐘信號而產(chǎn)生多個時鐘信號。所述時鐘信號包括被提供至主鎖存器的第一時鐘信號及被提供至從鎖存器的第二時鐘信號。所述電路系統(tǒng)包括第一邏輯門，所述第一邏輯門用以(i)接收掃描使能信號，及(ii)產(chǎn)生基于所述掃描使能信號的邏輯電平而變化的輸出。所述電路系統(tǒng)還包括第二邏輯門，所述第二邏輯門用以基于第一邏輯門的輸出而產(chǎn)生第一時鐘信號或第二時鐘信號。當掃描使能信號具有第一邏輯電平時，第一時鐘信號的邊沿躍遷與第二時鐘信號的邊沿躍遷相比在時間上經(jīng)過延遲。當掃描使能信號具有不同于第一邏輯電平的第二邏輯電平時，第一時鐘信號包括與第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。

在一種向具有主鎖存器及從鎖存器的觸發(fā)器提供時鐘信號的方法的實施例中，接收掃描使能信號及輸入時鐘信號。基于所述輸入時鐘信號及所述掃描使能信號中的一者或兩者而產(chǎn)生第一時鐘信號及第二時鐘信號。當所述掃描使能信號具有第一邏輯電平時，所述第一時鐘信號不包括與所述第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。當所述掃描使能信號具有不同于所述第一邏輯電平的第二邏輯電平時，所述第一時鐘信號包括與所述第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。向所述主鎖存器提供所述第一時鐘信號，且向所述從鎖存器提供所述第二時鐘信號。

本發(fā)明實施例提出一種觸發(fā)器。所述觸發(fā)器特征在于包括主鎖存器，從鎖存器，以及電路系統(tǒng)。主鎖存器用以接收數(shù)據(jù)信號及掃描輸入信號。從鎖存器耦合至所述主鎖存器，所述主鎖存器基于由所述主鎖存器接收的掃描使能信號向所述從鎖存器選擇性地提供所述數(shù)據(jù)信號或所述掃描輸入信號中的一者。電路系統(tǒng)用以接收所述掃描使能信號并基于輸入時鐘信號及所述掃描使能信號中的一者或兩者而產(chǎn)生多個時鐘信號，所述時鐘信號包括(i)被提供至所述主鎖存器的第一時鐘信號，及(ii)被提供至所述從鎖存器的第二時鐘信號，其中當所述掃描使能信號具有第一邏輯電平時，所述第一時鐘信號不包括與所述第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷，且其中當所述掃描使能信號具有不同于所述第一邏輯電平的第二邏輯電平時，所述第一時鐘信號包括與所述第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。

本發(fā)明前述實施例提出的觸發(fā)器中，所述電路系統(tǒng)包括第一邏輯門以及第二邏輯門。第一邏輯門用以(i)接收所述掃描使能信號，及(ii)產(chǎn)生基于所述掃描使能信號的邏輯電平而變化的輸出。第二邏輯門用以基于所述第一邏輯門的所述輸出而產(chǎn)生所述第一時鐘信號或所述第二時鐘信號。

本發(fā)明前述實施例提出的觸發(fā)器中，所述電路系統(tǒng)的第一邏輯門基于(i)所述掃描使能信號與所述輸入時鐘信號的邏輯組合、(ii)所述掃描使能信號與所述第一時鐘信號的邏輯組合、(iii)所述掃描使能信號的反相型式與所述第一時鐘信號的邏輯組合、(iv)所述掃描使能信號與所述第二時鐘信號的邏輯組合、或(v)所述掃描使能信號的所述反相型式與所述第二時鐘信號的邏輯組合而產(chǎn)生所述輸出。

本發(fā)明前述實施例提出的觸發(fā)器中，所述電路系統(tǒng)的第二邏輯門基于(i)所述輸出與所述輸入時鐘信號的延遲型式的邏輯組合、或(ii)所述輸出與所述輸入時鐘信號的反相型式的邏輯組合而產(chǎn)生所述第一時鐘信號或所述第二時鐘信號。

本發(fā)明前述實施例提出的觸發(fā)器中，所述電路系統(tǒng)的一個實施例中包括第一邏輯門以及第二邏輯門。第一邏輯門用以(i)接收所述掃描使能信號，及(ii)產(chǎn)生基于所述掃描使能信號的邏輯電平而變化的輸出。第二邏輯門用以基于所述第一邏輯門的所述輸出而產(chǎn)生所述第一時鐘信號，所述第一時鐘信號基于所述掃描使能信號的所述邏輯電平而變化，其中所述第二時鐘信號不基于所述掃描使能信號的所述邏輯電平而變化。

本發(fā)明前述實施例提出的觸發(fā)器中，所述電路系統(tǒng)的一個實施例中包括第一邏輯門以及第二邏輯門。第一邏輯門用以(i)接收所述掃描使能信號，及(ii)產(chǎn)生基于所述掃描使能信號的邏輯電平而變化的輸出。第二邏輯門用以基于所述第一邏輯門的所述輸出而產(chǎn)生所述第二時鐘信號，所述第二時鐘信號基于所述掃描使能信號的所述邏輯電平而變化，其中所述第一時鐘信號不基于所述掃描使能信號的所述邏輯電平而變化。

本發(fā)明前述實施例提出的觸發(fā)器中，所述電路系統(tǒng)的一個實施例中包括第一邏輯門以及第二邏輯門。第一邏輯門用以(i)接收所述掃描使能信號，及(ii)產(chǎn)生基于所述掃描使能信號的邏輯電平而變化的輸出。第二邏輯門用以基于所述第一邏輯門的所述輸出而產(chǎn)生所述第一時鐘信號，所述第一時鐘信號基于所述掃描使能信號的所述邏輯電平而變化，其中當所述掃描使能信號具有所述第二邏輯電平時所述第一時鐘信號包括所述第二時鐘信號的反相型式，其中當所述掃描使能信號具有所述第一邏輯電平時，所述第一時鐘信號包括與所述第二時鐘信號的邊沿躍遷相比在時間上經(jīng)過延遲的邊沿躍遷，且其中所述第二時鐘信號不基于所述掃描使能信號的所述邏輯電平而變化。

本發(fā)明前述實施例提出的觸發(fā)器中，當所述掃描使能信號具有所述第一邏輯電平時，所述第一時鐘信號包括與所述第二時鐘信號的邊沿躍遷相比在時間上經(jīng)過延遲的邊沿躍遷，且其中當所述掃描使能信號具有所述第二邏輯電平時，所述第一時鐘信號包括所述第二時鐘信號的反相型式，所述第二時鐘信號的所述反相型式是通過操縱所述觸發(fā)器中的掃描控制而產(chǎn)生。

本發(fā)明前述實施例提出的觸發(fā)器中，當所述掃描使能信號具有所述第二邏輯電平時，所述第一時鐘信號與所述第二時鐘信號具有不交疊的或實質(zhì)上不交疊的時鐘相位。

本發(fā)明前述實施例提出的觸發(fā)器中，當所述掃描使能信號具有所述第二邏輯電平時，(i)所述第一時鐘信號的正邊沿躍遷與所述第二時鐘信號的負邊沿躍遷同時發(fā)生，且(ii)所述第一時鐘信號的負邊沿躍遷與所述第二時鐘信號的正邊沿躍遷同時發(fā)生。

本發(fā)明前述實施例提出的觸發(fā)器中，當所述掃描使能信號具有所述第一邏輯電平時，所述第一時鐘信號的邊沿躍遷與所述第二時鐘信號的邊沿躍遷相比在時間上經(jīng)過延遲。前述實施例提出的觸發(fā)器中，當所述掃描使能信號具有所述第一邏輯電平時，(i)所述第一時鐘信號的正邊沿躍遷與所述第二時鐘信號的負邊沿躍遷相比在時間上經(jīng)過延遲，且(ii)所述第一時鐘信號的負邊沿躍遷與所述第二時鐘信號的正邊沿躍遷相比在時間上經(jīng)過延遲。

本發(fā)明前述實施例提出的觸發(fā)器中，所述電路系統(tǒng)包括延遲電路，用以產(chǎn)生所述第二時鐘信號的延遲型式，其中當所述掃描使能信號具有所述第一邏輯電平時，所述第一時鐘信號是基于所述第二時鐘信號的所述延遲型式，且所述第一時鐘信號的所述邊沿躍遷與所述第二時鐘信號的所述邊沿躍遷相比在時間上經(jīng)過延遲。

本發(fā)明前述實施例提出的觸發(fā)器中，所述電路系統(tǒng)的一個實施例中包括與邏輯門，時鐘延遲緩沖器以及或非邏輯門。與邏輯門用以接收所述輸入時鐘信號及所述掃描使能信號，所述與邏輯門基于所述輸入時鐘信號與所述掃描使能信號的邏輯組合而產(chǎn)生第一輸出。時鐘延遲緩沖器包括多個串聯(lián)連接的反相器，所述時鐘延遲緩沖器用以接收所述第二時鐘信號并產(chǎn)生第二輸出，所述第二輸出是所述第二時鐘信號的延遲型式?；蚍沁壿嬮T用以接收所述第一輸出及所述第二輸出，所述或非邏輯門基于所述第一輸出與所述第二輸出的邏輯組合而產(chǎn)生第三輸出，其中所述第一時鐘信號是基于所述第三輸出。

本發(fā)明前述實施例提出的觸發(fā)器中，前述電路系統(tǒng)的實施例中所述電路系統(tǒng)進一步包括第一反相器，以及第二反相器。第一反相器用以接收所述輸入時鐘信號并產(chǎn)生第四輸出，所述第四輸出是所述輸入時鐘信號的反相型式。第二反相器串聯(lián)耦合至所述第一反相器，且用以接收所述第四輸出并產(chǎn)生第五輸出，所述第五輸出是所述第四輸出的反相型式，其中所述第五輸出是所述第二時鐘信號。

本發(fā)明實施例提出一種觸發(fā)器，其特征在于，包括主鎖存器，從鎖存器以及電路系統(tǒng)。主鎖存器用以接收數(shù)據(jù)信號及掃描輸入信號。從鎖存器耦合至所述主鎖存器，所述主鎖存器基于由所述主鎖存器接收的掃描使能信號向所述從鎖存器選擇性地提供所述數(shù)據(jù)信號或所述掃描輸入信號中的一者。電路系統(tǒng)用以基于輸入時鐘信號而產(chǎn)生多個時鐘信號，所述時鐘信號包括(i)被提供至所述主鎖存器的第一時鐘信號，及(ii)被提供至所述從鎖存器的第二時鐘信號，所述電路系統(tǒng)包括第一邏輯門，用以(i)接收所述掃描使能信號，及(ii)產(chǎn)生基于所述掃描使能信號的邏輯電平而變化的輸出，以及第二邏輯門，用以基于所述第一邏輯門的所述輸出而產(chǎn)生所述第一時鐘信號或所述第二時鐘信號，其中當所述掃描使能信號具有第一邏輯電平時，所述第一時鐘信號的邊沿躍遷與所述第二時鐘信號的邊沿躍遷相比在時間上經(jīng)過延遲，且其中當所述掃描使能信號具有不同于所述第一邏輯電平的第二邏輯電平時，所述第一時鐘信號包括與所述第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷。

本發(fā)明前述實施例提出的觸發(fā)器中，所述第一邏輯門基于(i)所述掃描使能信號與所述輸入時鐘信號的邏輯組合、(ii)所述掃描使能信號與所述第一時鐘信號的邏輯組合、(iii)所述掃描使能信號的反相型式與所述第一時鐘信號的邏輯組合、(iv)所述掃描使能信號與所述第二時鐘信號的邏輯組合、或(v)所述掃描使能信號的所述反相型式與所述第二時鐘信號的邏輯組合而產(chǎn)生所述輸出。

本發(fā)明前述實施例提出的觸發(fā)器中，所述第二邏輯門基于(i)所述輸出與所述輸入時鐘信號的延遲型式的邏輯組合、或(ii)所述輸出與所述輸入時鐘信號的反相型式的邏輯組合而產(chǎn)生所述第一時鐘信號或所述第二時鐘信號。

本發(fā)明前述實施例提出的觸發(fā)器中，當所述掃描使能信號具有所述第二邏輯電平時，所述第一時鐘信號與所述第二時鐘信號具有不交疊的或實質(zhì)上不交疊的時鐘相位。

本發(fā)明實施例提出一種向具有主鎖存器及從鎖存器的觸發(fā)器提供時鐘信號的方法，其特征在于所述方法包括接收掃描使能信號；接收輸入時鐘信號；基于所述輸入時鐘信號及所述掃描使能信號中的一者或兩者而產(chǎn)生第一時鐘信號及第二時鐘信號，當所述掃描使能信號具有第一邏輯電平時，所述第一時鐘信號不包括與所述第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷，且當所述掃描使能信號具有不同于所述第一邏輯電平的第二邏輯電平時，所述第一時鐘信號包括與所述第二時鐘信號的邊沿躍遷同時發(fā)生的邊沿躍遷；向所述主鎖存器提供所述第一時鐘信號；以及向所述從鎖存器提供所述第二時鐘信號。

以上概述了幾個實施例的特征以使所屬領域中的技術人員可更好地理解本發(fā)明實施例的各個方面。所屬領域中的技術人員應理解，其可輕易地使用本發(fā)明實施例作為基礎來設計或修改其他過程及結構，以實現(xiàn)本文中介紹的實施例的相同目的及/或實現(xiàn)所述實施例的相同優(yōu)點。所屬領域中的技術人員還應認識到，此種等效構造并不背離本發(fā)明的精神及范圍，且其可在本文中作出各種變化、替代及更改，而此并不背離本發(fā)明的精神及范圍。