本發(fā)明涉及FPGA(Field-Programmable GateArray，可編程邏輯器件)數(shù)字時鐘領域，尤其涉及一種有限長沖激響應濾波電路及FPGA。

背景技術：

有限長沖激響應(FIR)濾波器，是數(shù)字信號處理系統(tǒng)中最基本的元件，它可以在保持任意幅頻特性的同時具有嚴格的線性相頻特性，同時因其單位抽樣響應是有限長的，因而FIR濾波器是穩(wěn)定的系統(tǒng)。因此FIR濾波器在通信、圖像處理、模式識別等領域都有著廣泛的作用。

現(xiàn)有FPGA中DSP內嵌的收縮型FIR都只有單通道收縮型FIR，要實現(xiàn)多通道收縮型FIR都需要借助DSP外部資源配置來進行實現(xiàn)，這會消耗大量FPGA的繞線資源，同時因為DSP外部繞線長度增加，會增大寄存器到DSP的延遲，從而可能會影響實現(xiàn)FIR的最高時鐘頻率。

技術實現(xiàn)要素：

本發(fā)明提供了一種有限長沖激響應濾波電路及FPGA，以解決現(xiàn)有需要借助DSP外部資源配置實現(xiàn)多通道收縮型FIR的問題。

本發(fā)明提供了一種有限長沖激響應濾波電路，包括：第一輸入端x、第二輸入端h、輸出端p、乘法器及加法器、與第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi連接的第一支路、與第二輸入端h連接的第二支路、連接加法器與輸出端p的第三支路，第一支路輸出第一輸出級聯(lián)數(shù)據(jù)cxo，第一支路的輸出結果與第二支路的輸出結果輸入乘法器，乘法器的輸出結果連接至加法器，加法器將乘法器的輸出結果與第二輸入級聯(lián)數(shù)據(jù)cpi進行運算，輸出第二輸出級聯(lián)數(shù)據(jù)cpo；

第一支路包括選擇器mux0、依次級聯(lián)的輸入寄存器reg0、輸入寄存器reg1、輸入寄存器reg2、選擇器mux1、選擇器mux2及選擇器mux6；選擇器mux0用于選擇數(shù)據(jù)為第一輸入端x或者第一輸入級聯(lián)數(shù)據(jù)cxi，第一選擇器mux0的輸出連接輸入寄存器reg0、選擇器mux1及選擇器mux2，輸入寄存器reg0的輸出連接輸入寄存器reg1、選擇器mux1及選擇器mux2，輸入寄存器reg1的輸出連接輸入寄存器reg2及選擇器mux1，選擇器mux1輸出第一輸出級聯(lián)數(shù)據(jù)cxo，選擇器mux2的輸出連接選擇器mux6，選擇器mux6的輸出結果輸入乘法器；

第二支路包括輸入寄存器reg4、選擇器mux4，輸入寄存器reg4的輸入連接第二輸入端h，輸入寄存器reg4的輸出連接4選擇器mux4，選擇器mux4用于選擇是否旁路輸入寄存器reg4，選擇器mux4的輸出結果輸入乘法器；

第三支路包括輸出寄存器reg7、選擇器mux8，輸出寄存器reg7的輸入連接加法器，輸出寄存器reg7的輸出連接選擇器mux8，選擇器mux8用于選擇是否旁路輸出寄存器reg7，選擇器mux8連接輸出端p，選擇器mux8輸出第二輸出級聯(lián)數(shù)據(jù)cpo；

在乘法器與加法器之間，還設置有流水線寄存器reg6及選擇器mux7，選擇器mux7用于選擇是否旁路流水線寄存器reg6。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg0的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇旁路輸出寄存器reg7。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg0的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇旁路輸出寄存器reg7。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg2的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇旁路輸出寄存器reg7。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg2的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇旁路輸出寄存器reg7。

進一步的，還包括第四支路，第四支路連接反向級聯(lián)數(shù)據(jù)鏈輸入端czi，第四支路包括輸入寄存器reg3、選擇器mux3、預加器、預加寄存器reg5、選擇器mux5；輸入寄存器reg3用于選擇反向級聯(lián)數(shù)據(jù)鏈輸入端czi或者選擇延遲1個時鐘周期的反向級聯(lián)數(shù)據(jù)鏈輸入端czi，選擇器mux3用于選擇第一輸出級聯(lián)數(shù)據(jù)cxo、輸入寄存器reg3的輸出或者反向級聯(lián)數(shù)據(jù)鏈輸入端czi，選擇器mux3輸出連接反向級聯(lián)數(shù)據(jù)鏈輸出端czo與預加器的輸入，預加器的輸入還連接選擇器mux2的輸出，預加器的輸出連接預加寄存器reg5，選擇器mux5用于選擇使能或者旁路預加寄存器reg5，選擇器mux5的輸出連接選擇器mux6的輸入。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux3選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo及反向級聯(lián)數(shù)據(jù)輸入端czi，選擇器mux5選擇使能預加寄存器reg5，選擇器mux6選擇使能第四支路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux3選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo及反向級聯(lián)數(shù)據(jù)輸入端czi，選擇器mux5選擇使能預加寄存器reg5，選擇器mux6選擇使能第四支路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg2的輸出，選擇器mux2選擇reg0的輸出，選擇器mux3選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo及反向級聯(lián)數(shù)據(jù)輸入端czi，選擇器mux5選擇使能預加寄存器reg5，選擇器mux6選擇使能第四支路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

進一步的，選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg2的輸出，選擇器mux2選擇reg0的輸出，選擇器mux3選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo及反向級聯(lián)數(shù)據(jù)輸入端czi，選擇器mux5選擇使能預加寄存器reg5，選擇器mux6選擇使能第四支路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

本發(fā)明提供了一種可編程邏輯器件，其設置有本發(fā)明提供的有限長沖激響應濾波電路。

本發(fā)明的有益效果：

本發(fā)明提供了一種有限長沖激響應濾波電路，直接通過硬核配置實現(xiàn)FIR，不需要通過外部的寄存器和繞線，解決了現(xiàn)有需要借助DSP外部資源配置實現(xiàn)多通道收縮型FIR的問題，減少了寄存器輸出到邏輯運算單元之間的延時，使其時序性能優(yōu)于通過軟IP實現(xiàn)的FIR。進一步的，直接通過配置可實現(xiàn)單通道和多通道FIR濾波器能節(jié)省數(shù)字邏輯處理模塊外大量的FPGA繞線資源和寄存器資源，可通過硬核直接配置支持單通道和多通道FIR濾波器，節(jié)省軟IP資源，通過硬核配置可直接實現(xiàn)的FIR，不需要通過外部的寄存器和繞線，減少寄存器輸出到邏輯運算單元之間的延時，使其時序性能優(yōu)于通過軟IP實現(xiàn)的FIR。

附圖說明

圖1為本發(fā)明第一實施例提供的FIR電路的電路連接示意圖；

圖2為單通道收縮型FIR電路的結構示意圖；

圖3為雙通道收縮型FIR電路的結構示意圖；

圖4為對稱單通道收縮型FIR電路的結構示意圖；

圖5為對稱雙通道收縮型FIR電路的結構示意圖；

圖6為本發(fā)明第二實施例提供的FIR電路的電路連接示意圖；

圖7為本發(fā)明第二實施例中的一種單通道收縮型FIR電路連接示意圖；

圖8為本發(fā)明第二實施例中的另一種單通道收縮型FIR電路連接示意圖；

圖9為本發(fā)明第二實施例中的一種雙通道收縮型FIR電路連接示意圖；

圖10為本發(fā)明第二實施例中的另一種雙通道收縮型FIR電路連接示意圖；

圖11為本發(fā)明第二實施例中的一種對稱單通道收縮型FIR電路連接示意圖；

圖12為本發(fā)明第二實施例中的另一種對稱單通道收縮型FIR電路連接示意圖；

圖13為本發(fā)明第二實施例中的一種對稱雙通道收縮型FIR電路連接示意圖；

圖14為本發(fā)明第二實施例中的另一種對稱雙通道收縮型FIR電路連接示意圖。

具體實施方式

現(xiàn)通過具體實施方式結合附圖的方式對本發(fā)明做出進一步的詮釋說明。

第一實施例：

圖1為本發(fā)明第一實施例提供的FIR電路的電路連接示意圖，由圖1可知，在本實施例中，本發(fā)明提供的FIR電路包括：第一輸入端x、第二輸入端h、輸出端p、乘法器及加法器、與第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi連接的第一支路、與第二輸入端h連接的第二支路、連接加法器與輸出端p的第三支路，第一支路輸出第一輸出級聯(lián)數(shù)據(jù)cxo，第一支路的輸出結果與第二支路的輸出結果輸入乘法器，乘法器的輸出結果連接至加法器，加法器將乘法器的輸出結果與第二輸入級聯(lián)數(shù)據(jù)cpi進行運算，輸出第二輸出級聯(lián)數(shù)據(jù)cpo；

第一支路包括選擇器mux0、依次級聯(lián)的輸入寄存器reg0、輸入寄存器reg1、輸入寄存器reg2、選擇器mux1、選擇器mux2及選擇器mux6；選擇器mux0用于選擇數(shù)據(jù)為第一輸入端x或者第一輸入級聯(lián)數(shù)據(jù)cxi，第一選擇器mux0的輸出連接輸入寄存器reg0、選擇器mux1及選擇器mux2，輸入寄存器reg0的輸出連接輸入寄存器reg1、選擇器mux1及選擇器mux2，輸入寄存器reg1的輸出連接輸入寄存器reg2及選擇器mux1，選擇器mux1輸出第一輸出級聯(lián)數(shù)據(jù)cxo，選擇器mux2的輸出連接選擇器mux6，選擇器mux6的輸出結果輸入乘法器；

第二支路包括輸入寄存器reg4、選擇器mux4，輸入寄存器reg4的輸入連接第二輸入端h，輸入寄存器reg4的輸出連接4選擇器mux4，選擇器mux4用于選擇是否旁路輸入寄存器reg4，選擇器mux4的輸出結果輸入乘法器；

第三支路包括輸出寄存器reg7、選擇器mux8，輸出寄存器reg7的輸入連接加法器，輸出寄存器reg7的輸出連接選擇器mux8，選擇器mux8用于選擇是否旁路輸出寄存器reg7，選擇器mux8連接輸出端p，選擇器mux8輸出第二輸出級聯(lián)數(shù)據(jù)cpo；

在乘法器與加法器之間，還設置有流水線寄存器reg6及選擇器mux7，選擇器mux7用于選擇是否旁路流水線寄存器reg6。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg0的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇旁路輸出寄存器reg7。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg0的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇旁路輸出寄存器reg7。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg2的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇旁路輸出寄存器reg7。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg2的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux6選擇旁路其他電路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇旁路輸出寄存器reg7。

在一些實施例中，上述實施例中的電路還包括第四支路，第四支路連接反向級聯(lián)數(shù)據(jù)鏈輸入端czi，第四支路包括輸入寄存器reg3、選擇器mux3、預加器、預加寄存器reg5、選擇器mux5；輸入寄存器reg3用于選擇反向級聯(lián)數(shù)據(jù)鏈輸入端czi或者選擇延遲1個時鐘周期的反向級聯(lián)數(shù)據(jù)鏈輸入端czi，選擇器mux3用于選擇第一輸出級聯(lián)數(shù)據(jù)cxo、輸入寄存器reg3的輸出或者反向級聯(lián)數(shù)據(jù)鏈輸入端czi，選擇器mux3輸出連接反向級聯(lián)數(shù)據(jù)鏈輸出端czo與預加器的輸入，預加器的輸入還連接選擇器mux2的輸出，預加器的輸出連接預加寄存器reg5，選擇器mux5用于選擇使能或者旁路預加寄存器reg5，選擇器mux5的輸出連接選擇器mux6的輸入。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux3選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo及反向級聯(lián)數(shù)據(jù)輸入端czi，選擇器mux5選擇使能預加寄存器reg5，選擇器mux6選擇使能第四支路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg1的輸出，選擇器mux2選擇reg0的輸出，選擇器mux3選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo及反向級聯(lián)數(shù)據(jù)輸入端czi，選擇器mux5選擇使能預加寄存器reg5，選擇器mux6選擇使能第四支路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg2的輸出，選擇器mux2選擇reg0的輸出，選擇器mux3選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo及反向級聯(lián)數(shù)據(jù)輸入端czi，選擇器mux5選擇使能預加寄存器reg5，選擇器mux6選擇使能第四支路，選擇器mux7選擇器選擇旁路流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

在一些實施例中，上述實施例中的選擇器mux0在選擇并行輸入第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi，選擇器mux1選擇輸入寄存器reg2的輸出，選擇器mux2選擇reg0的輸出，選擇器mux3選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo及反向級聯(lián)數(shù)據(jù)輸入端czi，選擇器mux5選擇使能預加寄存器reg5，選擇器mux6選擇使能第四支路，選擇器mux7選擇器選擇使能流水線寄存器reg6，選擇器mux8選擇器選擇使能輸出寄存器reg7。

對應的，本發(fā)明提供了一種可編程邏輯器件，其設置有本發(fā)明提供的有限長沖激響應濾波電路。

現(xiàn)結合具體應用場景對本發(fā)明做進一步的詮釋說明。

第二實施例：

有限長沖激響應(FIR)濾波器，是數(shù)字信號處理系統(tǒng)中最基本的元件，它可以在保持任意幅頻特性的同時具有嚴格的線性相頻特性，同時因其單位抽樣響應是有限長的，因而FIR濾波器是穩(wěn)定的系統(tǒng)。而多通道FIR的主要優(yōu)勢在于可以在輸入數(shù)據(jù)流采樣頻率較低的情況下使用速度很快的運算單元。FIR濾波器在通信，圖像處理，模式識別等領域都有著廣泛的作用。

單通道FIR的表達式如下：

式中k是FIR濾波器的抽頭數(shù)；x[n-k]是延時，k個抽頭的輸入信號；h[k]是第k級抽頭數(shù)(單位脈沖響應)；L是濾波器的階級數(shù)；y[n]表示濾波器的輸出序列。

當FIR表達式中的抽頭數(shù)只能為偶數(shù)時，構成的FIR即為雙通道FIR。

本實施例提出的結構相關FIR結構有單通道收縮型FIR和雙通道收縮型FIR，F(xiàn)IR實現(xiàn)結構圖分別如圖2和圖3所示。

當單位脈沖相應h[k]＝h[n-k]時，通過結合率可得到對稱行FIR的表達式如下：

對稱型FIR可在濾波階數(shù)相同的情況下，采用一半的抽頭數(shù)來實現(xiàn)效果相同的FIR濾波器，可節(jié)省大量的資源，在實際中運用非常廣泛。

本實施例提出的結構相關FIR結構有對稱單通道收縮型FIR和對稱雙通道收縮型FIR，F(xiàn)IR實現(xiàn)結構圖分別如圖4和圖5所示。

本實施例可通過配置直接實現(xiàn)這四種FIR結構，如圖6所示，本發(fā)明中的所有mux都可由配置來控制，所有寄存器都可以通過配置選擇旁路或者使能。通過配置，由本發(fā)明可直接得到可使用的單通道收縮型FIR，雙通道收縮型FIR，對稱單通道收縮型FIR和對稱雙通道FIR。本發(fā)明提出的獨特電路結構在于正向級聯(lián)數(shù)據(jù)鏈上的三級可選擇的寄存器reg0，reg1和reg2，可以根據(jù)需要配置選擇正向級聯(lián)輸出為延遲0個時鐘周期，1個時鐘周期，2個時鐘周期或者3個時鐘周期和反向級聯(lián)數(shù)據(jù)鏈輸入后的寄存器reg3，可以根據(jù)需要配置選擇反向級聯(lián)數(shù)據(jù)鏈輸入是否需要延遲1個時鐘周期。

本發(fā)明提出的電路結構如圖6所示：mux0為輸入選擇器，選擇數(shù)據(jù)來自并行輸入x或者正向級聯(lián)數(shù)據(jù)鏈輸入cxi。reg0為正向級聯(lián)寄存器鏈上的第一級寄存器，reg1為正向級聯(lián)寄存器鏈上的第二級寄存器，reg2為正向級聯(lián)寄存器鏈上的第三級寄存器。mux1為正向級聯(lián)數(shù)據(jù)鏈上的選擇器，可選擇從mux0輸出端到正向級聯(lián)輸出端cxo的延遲拍數(shù)，可選擇延遲0個時鐘周期，1個時鐘周期，2個時鐘周期或者3個時鐘周期。mux2為邏輯運算路徑x上的選擇器，可選擇信號為mux0輸出端或者reg0輸出端過來。

reg3為反向級聯(lián)數(shù)據(jù)鏈輸入czi路徑上的寄存器。mux3可選擇反向級聯(lián)數(shù)據(jù)鏈輸入端czi或者選擇延遲1個時鐘周期的反向級聯(lián)數(shù)據(jù)鏈輸入端czi或者選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo，mux3的輸出為反向級聯(lián)數(shù)據(jù)鏈的輸出端czo。reg4為輸入端FIR濾波器系數(shù)h路徑上的寄存器。mux4為邏輯運算h上的選擇器，可選擇使能或者旁路寄存器reg4。adder0為預加器，對mux2輸出和mux3輸出做預加邏輯運算。reg5為預加寄存器，輸入來自預加器adder0輸出。mux5選擇器可選擇使能或者旁路預加寄存器reg5。mux6選擇器可選擇或旁路預加器電路的輸出。multipler為乘法器，對mux6輸出和mu4輸出做乘法邏輯運算。

reg6為流水線寄存器，輸入來自乘法器multipler的輸出。mux7選擇器可選擇使能或者旁路流水寄存器reg6。adder1為加法器，對mux7輸入和級聯(lián)數(shù)據(jù)鏈輸入端cpi做加法邏輯運算。

reg7為輸出寄存器，輸入來自加法器adder1的輸出。mux8選擇器可選擇使能或者旁路輸出寄存器reg7。級聯(lián)數(shù)據(jù)鏈輸出端cpo和并行數(shù)據(jù)輸出端p都為mux8輸出。

圖7為由本發(fā)明提出的電路結構配置成的一種單通道收縮型FIR的結構圖。圖6的電路結構圖配置mux0在第一級FIR中選擇并行輸入x，其他級的FIR都現(xiàn)在正向級聯(lián)數(shù)據(jù)鏈輸入端cxi，mux1選擇reg1的輸出，mux2選擇reg0的輸出，mux6選擇旁路預加器部分電路，mux7選擇器選擇旁路流水線寄存器reg6，mux8選擇器選擇使能輸出寄存器reg7，可得到單通道收縮型FIR的結構。

圖8為由本發(fā)明提出的電路結構配置成的另一種單通道收縮型FIR的結構圖。圖6的電路結構圖配置mux0在第一級FIR中選擇并行輸入x，其他級的FIR都現(xiàn)在正向級聯(lián)數(shù)據(jù)鏈輸入端cxi，mux1選擇reg0的輸出，mux2選擇reg0的輸出，mux6選擇旁路預加器部分電路(即第四支路)，mux7選擇器選擇使能流水線寄存器reg6，mux8選擇器選擇旁路輸出寄存器reg7，可得到單通道收縮型FIR的結構。

在實際應用中，旁路輸出寄存器reg7之后，圖2所示的單通道收縮型FIR電路的結構示意圖中的最后一級寄存器為Z-2，而不再是Z-1。在實際應用中，mux7選擇器選擇使能流水線寄存器reg6之后，可以增加數(shù)據(jù)的處理速度。

將圖7與圖8進行對比可知，針對單通道收縮型FIR，基于圖6，還可以實現(xiàn)其他2種，在前文已有描述，不再贅述。

圖9為由本發(fā)明提出的電路結構配置成的一種雙通道收縮型FIR的結構圖。圖6的電路結構圖配置mux0在第一級FIR中選擇并行輸入x，其他級的FIR都現(xiàn)在正向級聯(lián)數(shù)據(jù)鏈輸入端cxi，mux1選擇reg2的輸出，mux2選擇reg0的輸出，mux6選擇旁路預加器部分電路，mux7選擇器選擇旁路流水線寄存器reg6，mux8選擇器選擇使能輸出寄存器，可得到雙通道收縮型FIR的結構。

圖10為由本發(fā)明提出的電路結構配置成的另一種雙通道收縮型FIR的結構圖。圖6的電路結構圖配置mux0在第一級FIR中選擇并行輸入x，其他級的FIR都現(xiàn)在正向級聯(lián)數(shù)據(jù)鏈輸入端cxi，mux1選擇reg1的輸出，mux2選擇reg0的輸出，mux6選擇旁路預加器部分電路，mux7選擇器選擇使能流水線寄存器reg6，mux8選擇器選擇旁路輸出寄存器，可得到雙通道收縮型FIR的結構。

在實際應用中，旁路輸出寄存器reg7之后，圖3所示的雙通道收縮型FIR電路的結構示意圖中的最后一級寄存器為Z-2，而不再是Z-1。在實際應用中，mux7選擇器選擇使能流水線寄存器reg6之后，可以增加數(shù)據(jù)的處理速度。

將圖9與圖10進行對比可知，針對雙通道收縮型FIR，基于圖6，還可以實現(xiàn)其他2種，在前文已有描述，不再贅述。

圖11為由本發(fā)明提出的電路結構配置成的一種對稱單通道收縮型FIR的示意圖。圖6的電路結構圖配置mux0在第一級FIR中選擇并行輸入x，其他級的FIR都現(xiàn)在正向級聯(lián)數(shù)據(jù)鏈輸入端cxi，mux1選擇reg1的輸出，mux2選擇reg0的輸出，mux3在最后一級FIR中選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo，其他級的FIR中都選擇反向級聯(lián)數(shù)據(jù)輸入端czi，mux5選擇器選擇使能預加寄存器reg5，mux6選擇器選擇預加器部分電路，mux7選擇器選擇旁路流水線寄存器reg6，mux8選擇器選擇使能輸出寄存器reg7，可得到對稱單通道收縮型FIR的結構。

圖12為由本發(fā)明提出的電路結構配置成的另一種對稱單通道收縮型FIR的示意圖。圖6的電路結構圖配置mux0在第一級FIR中選擇并行輸入x，其他級的FIR都現(xiàn)在正向級聯(lián)數(shù)據(jù)鏈輸入端cxi，mux1選擇reg1的輸出，mux2選擇reg0的輸出，mux3在最后一級FIR中選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo，其他級的FIR中都選擇反向級聯(lián)數(shù)據(jù)輸入端czi，mux5選擇器選擇使能預加寄存器reg5，mux6選擇器選擇預加器部分電路，mux7選擇器選擇使能流水線寄存器reg6，mux8選擇器選擇使能輸出寄存器reg7，可得到對稱單通道收縮型FIR的結構。

在實際應用中，mux7選擇器選擇使能流水線寄存器reg6之后，可以增加數(shù)據(jù)的處理速度。

將圖11與圖12進行對比可知，針對對稱單通道收縮型FIR，不可旁路輸出寄存器reg7。

圖13為由本發(fā)明提出的電路結構配置成的一種對稱雙通道收縮型FIR的示意圖。圖6的電路結構圖配置mux0在第一級FIR中選擇并行輸入x，其他級的FIR都現(xiàn)在正向級聯(lián)數(shù)據(jù)鏈輸入端cxi，mux1選擇reg2的輸出，mux2選擇reg0的輸出，mux3在最后一級FIR中選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo，其他級的FIR中都選擇延遲1拍的反向級聯(lián)數(shù)據(jù)輸入端czi，mux5選擇器選擇使能預加寄存器reg5，mux6選擇器選擇預加器部分電路，mux7選擇器選擇旁路流水線寄存器reg6，mux8選擇器選擇使能輸出寄存器reg7，可得到對稱雙通道收縮型FIR的結構。

圖14為由本發(fā)明提出的電路結構配置成的另一種對稱雙通道收縮型FIR的示意圖。圖6的電路結構圖配置mux0在第一級FIR中選擇并行輸入x，其他級的FIR都現(xiàn)在正向級聯(lián)數(shù)據(jù)鏈輸入端cxi，mux1選擇reg2的輸出，mux2選擇reg0的輸出，mux3在最后一級FIR中選擇正向級聯(lián)數(shù)據(jù)鏈輸出端cxo，其他級的FIR中都選擇延遲1拍的反向級聯(lián)數(shù)據(jù)輸入端czi，mux5選擇器選擇使能預加寄存器reg5，mux6選擇器選擇預加器部分電路，mux7選擇器選擇使能流水線寄存器reg6，mux8選擇器選擇使能輸出寄存器reg7，可得到對稱雙通道收縮型FIR的結構。

在實際應用中，mux7選擇器選擇使能流水線寄存器reg6之后，可以增加數(shù)據(jù)的處理速度。

將圖13與圖14進行對比可知，針對對稱雙通道收縮型FIR，不可旁路輸出寄存器reg7。

綜上可知，通過本發(fā)明的實施，至少存在以下有益效果：

本發(fā)明提供了一種有限長沖激響應濾波電路，直接通過硬核配置實現(xiàn)FIR，不需要通過外部的寄存器和繞線，解決了現(xiàn)有需要借助DSP外部資源配置實現(xiàn)多通道收縮型FIR的問題，減少了寄存器輸出到邏輯運算單元之間的延時，使其時序性能優(yōu)于通過軟IP實現(xiàn)的FIR。進一步的，直接通過配置可實現(xiàn)單通道和多通道FIR濾波器能節(jié)省數(shù)字邏輯處理模塊外大量的FPGA繞線資源和寄存器資源，可通過硬核直接配置支持單通道和多通道FIR濾波器，節(jié)省軟IP資源，通過硬核配置可直接實現(xiàn)的FIR，不需要通過外部的寄存器和繞線，減少寄存器輸出到邏輯運算單元之間的延時，使其時序性能優(yōu)于通過軟IP實現(xiàn)的FIR。

以上僅是本發(fā)明的具體實施方式而已，并非對本發(fā)明做任何形式上的限制，凡是依據(jù)本發(fā)明的技術實質對以上實施方式所做的任意簡單修改、等同變化、結合或修飾，均仍屬于本發(fā)明技術方案的保護范圍。