本發(fā)明屬于電路設(shè)計(jì)和數(shù)據(jù)傳輸技術(shù)領(lǐng)域，特別涉及一種高速合路器。

背景技術(shù)：

在高速串行接口發(fā)射機(jī)中，合路器實(shí)現(xiàn)將多路并行輸入信號(hào)合成為一路輸出信號(hào)的功能。常見(jiàn)的合路器結(jié)構(gòu)有2:1合路器、4:1合路器等。

圖1為一種4:1合路器的原理框圖。該電路包含電阻、電感構(gòu)成的負(fù)載和4個(gè)相同的模塊電路。每個(gè)模塊包含1路輸入數(shù)據(jù)(1對(duì)差分信號(hào))，1路輸出數(shù)據(jù)(1對(duì)差分信號(hào))和2路時(shí)鐘輸入。模塊1的輸入時(shí)鐘為0°相位時(shí)鐘CK₀和90°相位時(shí)鐘CK₉₀；模塊2的輸入時(shí)鐘為90°相位時(shí)鐘CK₉₀和180°相位時(shí)鐘CK₁₈₀；模塊3的輸入時(shí)鐘為180°相位時(shí)鐘CK₁₈₀和270°相位時(shí)鐘CK₂₇₀；模塊4的輸入時(shí)鐘為270°相位時(shí)鐘CK₂₇₀和0°相位時(shí)鐘CK₀。通過(guò)多相位時(shí)鐘采樣，4路差分輸入數(shù)據(jù)(D_in0P、D_in0N；D_in1P、D_in1N；D_in2P、D_in2N；D_in3P、D_in3N；)被合成為1路差分輸出數(shù)據(jù)(D_outP、D_outN)。

圖2中虛線框內(nèi)部分為圖1中模塊電路的原理框圖。該模塊電路為全差分結(jié)構(gòu)，左右對(duì)稱。CK_a信號(hào)加在反相器INV_A和INV_A’的輸入端，INV_A的輸出驅(qū)動(dòng)NMOS管M₇的柵極，INV_A’的輸出驅(qū)動(dòng)NMOS管M₇’的柵極。CK_b信號(hào)加在反相器INV_B和INV_B’的輸入端，INV_B的輸出驅(qū)動(dòng)NMOS管M₆的柵極，INV_B’的輸出驅(qū)動(dòng)NMOS管M₆’的柵極。NMOS管M₇和M₆構(gòu)成cascode結(jié)構(gòu)，NMOS管M₇’和M₆’構(gòu)成cascode結(jié)構(gòu)。NMOS管M₆的漏極為模塊的輸出D_out,NMOS管M₆’的漏極為模塊的輸出D_out’。輸入數(shù)據(jù)D_in和D_in’則分別加在反相器INV_A和INV_A’的電路中。該模塊可以在輸入2路正交時(shí)鐘信號(hào)時(shí)，將輸入信號(hào)送到輸出端以實(shí)現(xiàn)合路功能。

圖3是圖2中模塊的半邊電路原理圖。對(duì)比圖2和圖3可知，反相器INV_B由M₁和M₂管實(shí)現(xiàn)，反相器INV_A由M₃和M₅管實(shí)現(xiàn)，M₄管插入在反相器INV_A中，其柵極接輸入數(shù)據(jù)D_in。由圖分析：

(1)輸入時(shí)鐘CK_b通過(guò)反相器INV_B后得到電壓V_b，控制M₆管的通斷。CK_b＝1，V_b＝0時(shí)，M₆管始終關(guān)斷，輸出D_out始終為1。只有CK_b＝0時(shí)，輸入D_in才能達(dá)到輸出D_out。

(2)輸入時(shí)鐘CK_a通過(guò)反相器INV_A后得到電壓V_a，控制M₇管的通斷。CK_a＝1，V_a＝0時(shí)，M₇管始終關(guān)斷，輸出D_out始終為1。只有CK_a＝0時(shí)，輸入D_in才能達(dá)到輸出D_out。

(3)D_in＝0，當(dāng)輸入時(shí)鐘CK_b和CK_a都變?yōu)?時(shí)，V_a＝1，D_out＝0；D_in＝1，當(dāng)輸入時(shí)鐘CK_b和CK_a都變?yōu)?時(shí)，V_a＝0，D_out＝1。因而輸出和輸入信號(hào)之間的關(guān)系為：

如圖4所示，在實(shí)際應(yīng)用中CK_a和CK_b為正交時(shí)鐘，且CK_a信號(hào)早于CK_b信號(hào)90°。由上分析可知，僅當(dāng)CK_a和CK_b都為0時(shí)，輸入信號(hào)才能達(dá)到輸出。因此從CK_b的下降沿(即V_b的上升沿)開(kāi)始對(duì)輸入信號(hào)采樣，從CK_a的上升沿(即V_a的下降沿)結(jié)束對(duì)輸入信號(hào)采樣。

如圖4所示，當(dāng)輸入信號(hào)D_in為0時(shí)，首先Ck_a下降沿到來(lái)，驅(qū)動(dòng)INV_A使V_a從0變?yōu)?，M₇管漏極電壓V_c降為0；然后CK_b下降沿驅(qū)動(dòng)INV_B使得V_b從0變?yōu)?，此時(shí)在V_b控制M₆的同時(shí)，D_out跟隨D_in變?yōu)?；接著Ck_a上升沿到來(lái)，V_a從1變?yōu)?、M₇管漏極電壓V_c逐漸上升到1，D_out從0變?yōu)?；Ck_b上升沿使V_a從1變?yōu)?，完成此次對(duì)輸入數(shù)據(jù)的采樣。這里存在的問(wèn)題是V_b從0變?yōu)?時(shí)，僅對(duì)M₆管柵極電容和輸出負(fù)載充電，因此D_out從1變?yōu)?的速度較快；而V_a從1變?yōu)?時(shí)，首先要對(duì)M₇管漏極存在的寄生電容C_papa充電，讓M₇管的漏極電位上升，然后才能使D_out電位上升，即D_out從0變?yōu)?的速度較慢。由于D_out上升、下降沿速度不同，很容易造成4:1合路器的輸出產(chǎn)生符號(hào)間干擾(Inter-Symbol-Interference，ISI)。

技術(shù)實(shí)現(xiàn)要素：

為了克服上述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種高速合路器，通過(guò)在其模塊電路中增加輔助MOS管，解決由于寄生電容引起的輸出信號(hào)上升、下降沿不匹配的問(wèn)題。

為了實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案是：

一種高速合路器，其輸入為四路并行差分?jǐn)?shù)據(jù)，輸出為一路差分?jǐn)?shù)據(jù)，包含電阻、電感構(gòu)成的負(fù)載和4個(gè)相同的對(duì)單路輸入數(shù)據(jù)進(jìn)行處理的模塊電路，所述模塊電路為全差分結(jié)構(gòu)，左右對(duì)稱，有兩個(gè)正交的時(shí)鐘輸入端，其左半部分中，一路時(shí)鐘信號(hào)CK_a加在反相器INV_A的輸入端，INV_A的輸出驅(qū)動(dòng)NMOS管M₇的柵極，另一路時(shí)鐘信號(hào)CK_b加在反相器INV_B的輸入端，INV_B的輸出驅(qū)動(dòng)NMOS管M₆的柵極，NMOS管M₇和M₆構(gòu)成cascode結(jié)構(gòu)，NMOS管M₆的漏極為模塊電路的輸出D_out，輸入數(shù)據(jù)D_in加在反相器INV_A電路中，其特征在于，所述左半部分還包括輔助MOS管NM₈，其柵極連接CK_a，漏極連接電源，源極連接NMOS管M₇漏極。

所述反相器INV_A和反相器INV_B的結(jié)構(gòu)一致，反相器INV_A由PMOS管M₃和NMOS管M₅實(shí)現(xiàn)，反相器INV_B由PMOS管M₁和NMOS管M₂實(shí)現(xiàn)，PMOS管M₄插入在反相器INV_A中，其柵極接輸入數(shù)據(jù)D_in，漏極連接NMOS管M₇柵極和NMOS管M₅漏極，源極連接PMOS管M₃漏極。

與現(xiàn)有技術(shù)相比，本發(fā)明提供了一種增加了輔助MOS管的新模塊電路，其有益效果是能提高輸出數(shù)據(jù)D_out上升沿的速度，降低其上升、下降沿的失配，從而減小合路器的ISI。

附圖說(shuō)明

圖1是4:1合路器的原理框圖。

圖2是合路器中模塊的原理框圖。

圖3是合路器中模塊半邊電路的原理圖。

圖4是對(duì)時(shí)鐘及其相關(guān)信號(hào)的描述。

圖5是合路器中模塊半邊電路增加輔助MOS管后的原理圖。

圖6是增加輔助MOS管前后模塊的電路仿真結(jié)果。

圖7是增加輔助MOS管前4:1合路器的電路仿真結(jié)果。

圖8是增加輔助MOS管后4:1合路器的電路仿真結(jié)果。

具體實(shí)施方式

下面結(jié)合附圖，對(duì)優(yōu)選實(shí)施例作詳細(xì)說(shuō)明。應(yīng)該強(qiáng)調(diào)的是，下述說(shuō)明僅僅是示例性的，而不是為了限制本發(fā)明的范圍及其應(yīng)用。

圖1為一種4:1合路器的原理框圖。該電路包含電阻、電感構(gòu)成的負(fù)載和4個(gè)相同的模塊電路。每個(gè)模塊包含1路輸入數(shù)據(jù)(1對(duì)差分信號(hào))，1路輸出數(shù)據(jù)(1對(duì)差分信號(hào))和2路時(shí)鐘輸入。模塊1的輸入時(shí)鐘為0°相位時(shí)鐘CK₀和90°相位時(shí)鐘CK₉₀；模塊2的輸入時(shí)鐘為90°相位時(shí)鐘CK₉₀和180°相位時(shí)鐘CK₁₈₀；模塊3的輸入時(shí)鐘為180°相位時(shí)鐘CK₁₈₀和270°相位時(shí)鐘CK₂₇₀；模塊4的輸入時(shí)鐘為270°相位時(shí)鐘CK₂₇₀和0°相位時(shí)鐘CK₀。通過(guò)多相位時(shí)鐘采樣，4路差分輸入數(shù)據(jù)(D_in0P、D_in0N；D_in1P、D_in1N；D_in2P、D_in2N；D_in3P、D_in3N；)被合成為1路差分輸出數(shù)據(jù)(D_outP、D_outN)。

圖2中虛線框內(nèi)部分為圖1中模塊電路的原理框圖。該模塊電路為全差分結(jié)構(gòu)，左右對(duì)稱。CK_a信號(hào)加在反相器INV_A和INV_A’的輸入端，INV_A的輸出驅(qū)動(dòng)NMOS管M₇的柵極，INV_A’的輸出驅(qū)動(dòng)NMOS管M₇’的柵極。CK_b信號(hào)加在反相器INV_B和INV_B’的輸入端，INV_B的輸出驅(qū)動(dòng)NMOS管M₆的柵極，INV_B’的輸出驅(qū)動(dòng)NMOS管M₆’的柵極。NMOS管M₇和M₆構(gòu)成cascode結(jié)構(gòu)，NMOS管M₇’和M₆’構(gòu)成cascode結(jié)構(gòu)。NMOS管M₆的漏極為模塊的輸出D_out,NMOS管M₆’的漏極為模塊的輸出D_out’。輸入數(shù)據(jù)D_in和D_in’則分別加在反相器INV_A和INV_A’的電路中。該模塊可以在輸入2路正交時(shí)鐘信號(hào)時(shí)，將輸入信號(hào)送到輸出端以實(shí)現(xiàn)合路功能。

圖4是圖2中模塊的半邊電路原理圖。反相器INV_B由M₁和M₂管實(shí)現(xiàn)，反相器INV_A由M₃和M₅管實(shí)現(xiàn)，M₄管插入在反相器INV_A中，其柵極接輸入數(shù)據(jù)D_in。輔助MOS管NM₈柵極連接CK_a，漏極連接電源，源極連接M₇管漏極。

本發(fā)明所提出的發(fā)射機(jī)如圖5所示，在圖3原有電路的基礎(chǔ)上增加輔助MOS管NM₈，其柵極連接CK_a，漏極連接電源，源極連接M₇管漏極。當(dāng)V_b從0變?yōu)?時(shí)，M7管的漏極電壓V_C仍然為0，新加入的NM₈管不會(huì)影響V_b開(kāi)啟M₆管的速度，即不會(huì)影響D_out從1變?yōu)?的速度。接著，CK_a從0變?yōu)?，V_a從1變?yōu)?，NM₈管隨著CK_a的上升而開(kāi)啟，給寄生電容C_para充電，從而加速V_c電壓從0向1變化的速度，進(jìn)而提高了D_out從0變?yōu)?的速度。

圖6是增加輔助MOS管前后模塊電路的仿真結(jié)果。圖6中的大圖顯示了D_in、V_a、V_b、V_c和D_out各信號(hào)的仿真結(jié)果。右圖中的上圖是局部放大的V_C信號(hào)，右圖中的下圖是局部放大的D_out信號(hào)。該兩張圖中下方曲線是沒(méi)有使用NM₈管時(shí)的仿真結(jié)果，上方曲線是使用NM₈管時(shí)的仿真結(jié)果。由圖可知，增加NM₈管后，V_c和D_out上升沿的速度都加快了。

圖7和圖8是增加輔助MOS管前后4:1合路器的仿真結(jié)果。其中圖7是沒(méi)有使用NM₈管時(shí)的仿真結(jié)果，D_out眼圖的抖動(dòng)是1.2ps；圖8是使用NM₈管時(shí)的仿真結(jié)果，D_out眼圖的抖動(dòng)是0.24ps。使用NM₈管后合路器輸出信號(hào)的ISI降低了。

以上所述，僅為本發(fā)明較佳的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求的保護(hù)范圍為準(zhǔn)。