本發(fā)明屬于儀器儀表控制領(lǐng)域，尤其涉及一種繼電器驅(qū)動(dòng)芯片及電表。

背景技術(shù)：

目前的電表在利用現(xiàn)有的繼電器控制電路控制繼電器的示意框圖如圖1所示，MCU(微控制單元)11的2個(gè)IO口分別輸出兩個(gè)IO控制信號(hào)IO-1和IO-2，該兩個(gè)IO控制信號(hào)IO-1和IO-2經(jīng)過所述繼電器控制電路12輸出兩路脈沖信號(hào)OA和OB，該兩路脈沖信號(hào)OA和OB輸入至繼電器13中，實(shí)現(xiàn)對(duì)繼電器13的控制。MCU自身的IO口數(shù)量本來就十分有限，而這種繼電器控制電路又必須占用MCU的2個(gè)IO口，使得電表中原本就比較緊張的IO資源更為緊張，極大地影響了電表的功能擴(kuò)展。

并且，現(xiàn)有的繼電器控制電路多由三極管、電阻、電容組成，采用的元件較多、設(shè)計(jì)較為復(fù)雜，元件成本較高。并且元件多還導(dǎo)致PCB(印制電路板)板布板的面積大，占用了電表內(nèi)有限的空間，增加了設(shè)計(jì)電表內(nèi)的布局空間的難度。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的技術(shù)問題是為了克服現(xiàn)有技術(shù)中繼電器控制需要占用MCU的2個(gè)IO口造成電表中的IO資源緊張且繼電器控制電路元件多、設(shè)計(jì)復(fù)雜、成本高的缺陷，提供一種繼電器驅(qū)動(dòng)芯片及電表。

本發(fā)明是通過以下技術(shù)方案解決上述技術(shù)問題的：

本發(fā)明提供一種繼電器驅(qū)動(dòng)芯片，所述繼電器驅(qū)動(dòng)芯片包括：IO輸入管腳、第一繼電器控制輸出管腳和第二繼電器控制輸出管腳；

所述繼電器驅(qū)動(dòng)芯片還包括：組合邏輯電路，所述組合邏輯電路預(yù)設(shè)有IO控制信號(hào)與第一控制信號(hào)和第二控制信號(hào)的對(duì)應(yīng)關(guān)系；

所述組合邏輯電路的輸入端與所述IO輸入管腳連接，所述組合邏輯電路的第一輸出端與所述第一繼電器控制輸出管腳連接，所述組合邏輯電路的第二輸出端與所述第二繼電器控制輸出管腳連接；

所述IO輸入管腳用于接收外部輸入的IO控制信號(hào)，并將接收的IO控制信號(hào)傳輸至所述組合邏輯電路的輸入端；

所述組合邏輯電路用于識(shí)別接收的IO控制信號(hào)，并根據(jù)所述對(duì)應(yīng)關(guān)系由所述組合邏輯電路的第一輸出端輸出與接收的IO控制信號(hào)對(duì)應(yīng)的第一控制信號(hào)至所述第一繼電器控制輸出管腳，由所述組合邏輯電路的第二輸出端輸出與接收的IO控制信號(hào)對(duì)應(yīng)的第二控制信號(hào)至所述第二繼電器控制輸出管腳。

本方案僅采用1個(gè)IO口就能完成對(duì)繼電器拉合控制，節(jié)省了MCU的IO口資源，便于電表內(nèi)的功能擴(kuò)展；并且，繼電器驅(qū)動(dòng)芯片集成度更高，取代現(xiàn)有的繼電器控制電路，使其可以減少元件，降低設(shè)計(jì)難度，降低成本，縮減布板面積。

較佳地，所述組合邏輯電路包括：RC振蕩電路和邏輯控制電路，所述RC振蕩電路的輸出端與所述邏輯控制電路的第一輸入端連接，所述邏輯控制電路的第二輸入端與所述IO輸入管腳連接，所述組合邏輯電路的第一輸出端與所述第一繼電器控制輸出管腳連接，所述組合邏輯電路的第二輸出端與所述第二繼電器控制輸出管腳連接；

所述RC振蕩電路用于產(chǎn)生時(shí)鐘源；

所述邏輯控制電路用于利用所述時(shí)鐘源和定時(shí)器計(jì)時(shí)獲得接收的IO控制信號(hào)的脈寬長度并通過所述脈沖長度來判斷接收的IO控制信號(hào)是否為有效信號(hào)，對(duì)判斷為有效信號(hào)的IO控制信號(hào)按照預(yù)設(shè)的所述對(duì)應(yīng)關(guān)系進(jìn)行組合邏輯判斷，由所述組合邏輯電路的第一輸出端輸出與判斷為有效信號(hào)的IO控制信號(hào)對(duì)應(yīng)的第一控制信號(hào)至所述第一繼電器控制輸出管腳，由所述組合邏輯電路的第二輸出端輸出與識(shí)別的IO控制信號(hào)對(duì)應(yīng)的第二控制信號(hào)至所述第二繼電器控制輸出管腳。

較佳地，所述邏輯控制電路還用于通過接收的IO控制信號(hào)中高低電平的脈寬長度的比例來判斷接收的IO控制信號(hào)是否為有效信號(hào)。

本方案能夠彌補(bǔ)RC振蕩電路產(chǎn)生的時(shí)鐘可能存在的誤差，保證IO控制信號(hào)識(shí)別的準(zhǔn)確性。

較佳地，所述繼電器驅(qū)動(dòng)芯片還包括：電源輸入管腳和接地管腳；

所述電源輸入管腳用于連接電源，所述接地管腳用于接地。

較佳地，所述繼電器驅(qū)動(dòng)芯片還包括：輸入保護(hù)電路，所述輸入保護(hù)電路包括：PMOS管、第一電阻和第二電阻；

所述IO輸入管腳通過所述第一電阻與所述PMOS管的漏極連接，所述PMOS管的源極與所述電源輸入管腳連接，所述PMOS管的襯底與所述PMOS管的柵極連接；

所述IO輸入管腳還通過所述第二電阻接地。

本方案在IO輸入管腳和組合邏輯電路之間增加了輸入保護(hù)電路，可以防護(hù)ESD，避免內(nèi)部電路損壞。

較佳地，所述繼電器驅(qū)動(dòng)芯片還包括：輸出驅(qū)動(dòng)電路；

所述輸出驅(qū)動(dòng)電路的第一輸入端與所述組合邏輯電路的第一輸出端連接，所述輸出驅(qū)動(dòng)電路的第二輸入端與所述組合邏輯電路的第二輸出端連接，所述輸出驅(qū)動(dòng)電路的第一輸出端與所述第一繼電器控制輸出管腳連接，所述輸出驅(qū)動(dòng)電路的第二輸出端與所述第二繼電器控制輸出管腳連接。

較佳地，所述輸出驅(qū)動(dòng)電路包括第一三極管、第十一三極管、第四三極管和第七三極管；

所述繼電器驅(qū)動(dòng)芯片還包括：輸出保護(hù)電路，所述輸出保護(hù)電路包括第一二極管、第二二極管、第三二極管和第四二極管；

所述第一二極管的正極與所述第一三極管的發(fā)射極連接，所述第一二極管的負(fù)極與所述第一三極管的集電極連接；

所述第二二極管的正極與所述第四三極管的發(fā)射極連接，所述第二二極管的負(fù)極與所述第四三極管的集電極連接；

所述第三二極管的正極與所述第七三極管的發(fā)射極連接，所述第三二極管的負(fù)極與所述第七三極管的集電極連接；

所述第四二極管的正極與所述第十一三極管的發(fā)射極連接，所述第四二極管的負(fù)極與所述第十一三極管的集電極連接。

本發(fā)明的輸出保護(hù)電路具有鉗位反向電壓功能，可以防止繼電器動(dòng)作時(shí)線圈的反向電壓破壞內(nèi)部電路，同時(shí)又ESD保護(hù)功能。

較佳地，所述輸出驅(qū)動(dòng)電路還包括：第二三極管、第三三極管、第五三極管、第六三極管、第八三極管、第九三極管、第十三極管、第三電阻、第四電阻、第五電阻、第六電阻、第七電阻、第八電阻、第九電阻、第十電阻、第十一電阻、第十二電阻、第十三電阻、第十四電阻、第十五電阻和第十六電阻；

所述第一三極管的集電極與所述電源輸入管腳連接，所述第一三極管的基極與所述第二三極管的集電極連接，所述第一三極管的基極還通過所述第六電阻與所述第一三極管的發(fā)射極連接，所述第一三極管的發(fā)射極還與所述第五三極管的集電極連接；

所述第二三極管的發(fā)射極與所述電源輸入管腳連接，所述第二三極管的基極通過所述第七電阻與所述電源輸入管腳連接，所述第二三極管的基極還通過第八電阻分別與所述第九三極管的發(fā)射極和所述第十三極管的集電極連接；

所述第四三極管的集電極與所述電源輸入管腳連接，所述第四三極管的基極與所述第三三極管的集電極連接，所述第四三極管的基極還通過所述第九電阻與所述第四三極管的發(fā)射極連接，所述第四三極管的發(fā)射極還與所述第九三極管的集電極連接；

所述第三三極管的發(fā)射極與所述電源輸入管腳連接，所述第三三極管的基極通過所述第十電阻與所述電源輸入管腳連接，所述第三三極管的基極還通過第十一電阻分別與所述第五三極管的發(fā)射極和所述第六三極管的集電極連接；

所述第六三極管的基極通過所述第三電阻與所述組合邏輯電路的第一輸出端連接，所述組合邏輯電路的第一輸出端還通過所述第四電阻和所述第五電阻與所述接地管腳連接，所述第六三極管的基極還與所述第八三極管的集電極連接，所述第六三極管的發(fā)射極與所述第七三極管的基極連接，所述第六三極管的發(fā)射極還通過所述第十二電阻與所述接地管腳連接；

所述第五三極管的基極分別與所述第五三極管的集電極、所述第一繼電器輸出管腳和所述第七三極管的集電極連接；

所述第七三極管的發(fā)射極與所述接地管腳連接；

所述第八三極管的發(fā)射極與所述接地管腳連接，所述第八三極管的基極通過所述第十六電阻與所述接地管腳連接，所述第八三極管的基極還通過所述第十五電阻和所述第十四電阻與所述第十三極管的基極連接；

所述第十一三極管的集電極還分別與所述第二繼電器控制輸出管腳和所述第九三極管的集電極連接，所述第十一三極管的基極與所述第十三極管的發(fā)射極連接，所述第十一三極管的基極還通過所述第十三電阻與所述接地管腳連接；

所述第九三極管的基極與所述第九三極管的集電極連接；

所述第十三極管的基極還通過所述第十四電阻與所述第二繼電器控制輸出管腳連接，所述第十三極管的基極還與所述第十二三極管的集電極連接；

所述第十二三極管的基極通過所述第五電阻與所述接地管腳連接。

本發(fā)明還提供一種電表，所述電表包括上述各優(yōu)選條件任意組合的一種繼電器驅(qū)動(dòng)芯片，還包括MCU和繼電器；

所述MCU的輸出端與所述繼電器驅(qū)動(dòng)芯片的IO輸入管腳連接，所述繼電器的第一輸入端與所述繼電器驅(qū)動(dòng)芯片的第一繼電器控制輸出管腳連接，所述繼電器的第二輸入端與所述繼電器驅(qū)動(dòng)芯片的第二繼電器控制輸出管腳連接。

在符合本領(lǐng)域常識(shí)的基礎(chǔ)上，上述各優(yōu)選條件，可任意組合，即得本發(fā)明各較佳實(shí)例。

本發(fā)明的積極進(jìn)步效果在于：本發(fā)明僅采用1個(gè)IO口就能完成對(duì)繼電器拉合控制，節(jié)省了MCU的IO口資源，便于電表內(nèi)的功能擴(kuò)展；本發(fā)明中繼電器驅(qū)動(dòng)芯片集成度更高，取代現(xiàn)有的繼電器控制電路，使其可以減少元件，降低設(shè)計(jì)難度，降低成本，縮減布板面積。

附圖說明

圖1為背景技術(shù)中現(xiàn)有的繼電器控制電路的示意框圖。

圖2為本發(fā)明實(shí)施例的繼電器驅(qū)動(dòng)芯片的示意框圖。

圖3為本發(fā)明實(shí)施例的繼電器驅(qū)動(dòng)芯片的電路圖。

圖4為本發(fā)明實(shí)施例的繼電器驅(qū)動(dòng)芯片的使用示意圖。

具體實(shí)施方式

下面通過實(shí)施例的方式進(jìn)一步說明本發(fā)明，但并不因此將本發(fā)明限制在所述的實(shí)施例范圍之中。

實(shí)施例

如圖2-3所示，一種繼電器驅(qū)動(dòng)芯片包括5個(gè)管腳，分別為：IO輸入管腳IO、第一繼電器控制輸出管腳OA、第二繼電器控制輸出管腳OB、電源輸入管腳VCC和接地管腳GND。其中，所述IO輸入管腳IO用于與MCU連接；所述第一繼電器控制輸出管腳OA用于與繼電器的第一輸入端連接；所述第二繼電器控制輸出管腳OB用于與繼電器的第二輸出端連接；所述電源輸入管腳VCC用于連接電源；所述接地管腳GND用于接地。

所述繼電器驅(qū)動(dòng)芯片的內(nèi)部包括：輸入保護(hù)電路21、組合邏輯電路22、輸出驅(qū)動(dòng)電路23和輸出保護(hù)電路24。其中，

所述輸入保護(hù)電路21包括：PMOS管M1、第一電阻R1和第二電阻R2。所述IO輸入管腳IO通過所述第一電阻R1與所述PMOS管M1的漏極連接，所述PMOS管M1的源極與所述電源輸入管腳VCC連接，所述PMOS管M1的襯底與所述PMOS管M1的柵極連接；所述IO輸入管腳IO還通過所述第二電阻R2接地。本實(shí)施例的輸入保護(hù)電路21實(shí)現(xiàn)了ESD(靜電釋放)保護(hù)，對(duì)通過IO控制信號(hào)輸入的ESD進(jìn)行防護(hù)，不會(huì)對(duì)內(nèi)部電路產(chǎn)生損壞，同時(shí)第二電阻R2下拉保持固定電平，提高了可靠性。

所述組合邏輯電路22預(yù)設(shè)有IO控制信號(hào)與第一控制信號(hào)和第二控制信號(hào)的對(duì)應(yīng)關(guān)系，即不同的IO控制信號(hào)對(duì)應(yīng)的第一控制信號(hào)和第二控制信號(hào)。所述組合邏輯電路22包括：RC振蕩電路和邏輯控制電路，所述RC振蕩電路的輸出端與所述邏輯控制電路的第一輸入端連接，所述邏輯控制電路的第二輸入端與所述IO輸入管腳IO連接，所述邏輯控制電路的第一輸出端與所述輸出驅(qū)動(dòng)電路23的第一輸入端連接，所述輸出驅(qū)動(dòng)電路23的第一輸出端與所述第一繼電器控制輸出管腳OA連接，所述邏輯控制電路的第二輸出端與所述輸出驅(qū)動(dòng)電路23的第二輸入端連接，所述輸出驅(qū)動(dòng)電路23的第二輸出端與所述第二繼電器控制輸出管腳OB連接。

具體地，所述RC振蕩電路用于產(chǎn)生時(shí)鐘源。

所述IO輸入管腳IO接收外部輸入的IO控制信號(hào)，將接收IO控制信號(hào)輸出至所述邏輯控制電路的第二輸入端，所述邏輯控制電路用于利用所述時(shí)鐘源和定時(shí)器計(jì)時(shí)獲得接收的IO控制信號(hào)的脈寬長度并通過所述脈沖長度或通過接收的IO控制信號(hào)中高低電平的脈寬長度的比例來判斷接收的IO控制信號(hào)是否為有效信號(hào)，其中，有效信號(hào)是指在預(yù)設(shè)的對(duì)應(yīng)關(guān)系中已經(jīng)設(shè)定有與其對(duì)應(yīng)的第一控制信號(hào)和第二控制信號(hào)的IO控制信號(hào)，相反，無效信號(hào)是指在預(yù)設(shè)的對(duì)應(yīng)關(guān)系中未設(shè)定有與其對(duì)應(yīng)的第一控制信號(hào)和第二控制信號(hào)的IO控制信號(hào)。

所述邏輯控制電路還用于對(duì)判斷為有效信號(hào)的IO控制信號(hào)按照預(yù)設(shè)的所述對(duì)應(yīng)關(guān)系進(jìn)行組合邏輯判斷，由所述組合邏輯電路22的第一輸出端輸出與判斷為有效信號(hào)的IO控制信號(hào)對(duì)應(yīng)的第一控制信號(hào)A至所述輸出驅(qū)動(dòng)電路23，由所述組合邏輯電路22的第二輸出端輸出與識(shí)別的IO控制信號(hào)對(duì)應(yīng)的第二控制信號(hào)B至所述輸出驅(qū)動(dòng)電路23。

本實(shí)施例的組合邏輯電路22能夠準(zhǔn)確的識(shí)別IO控制信號(hào)，過濾干擾信號(hào)。其中的邏輯控制電路可以由一個(gè)數(shù)字模塊實(shí)現(xiàn)。

所述輸出驅(qū)動(dòng)電路23包括第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10、第十一三極管Q11、第三電阻R3、第四電阻R4、第五電阻R5、第六電阻R6、第七電阻R7、第八電阻R8、第九電阻R9、第十電阻R10、第十一電阻R11、第十二電阻R12、第十三電阻R13、第十四電阻R14、第十五電阻R15和第十六電阻R16。

所述第一三極管Q1的集電極與所述電源輸入管腳VCC連接，所述第一三極管Q1的基極與所述第二三極管Q2的集電極連接，所述第一三極管Q1的基極還通過所述第六電阻R6與所述第一三極管Q1的發(fā)射極連接，所述第一三極管Q1的發(fā)射極還與所述第五三極管Q5的集電極連接；

所述第二三極管Q2的發(fā)射極與所述電源輸入管腳VCC連接，所述第二三極管Q2的基極通過所述第七電阻R7與所述電源輸入管腳VCC連接，所述第二三極管Q2的基極還通過第八電阻R8分別與所述第九三極管Q9的發(fā)射極和所述第十三極管Q10的集電極連接；

所述第四三極管Q4的集電極與所述電源輸入管腳VCC連接，所述第四三極管Q4的基極與所述第三三極管Q3的集電極連接，所述第四三極管Q4的基極還通過所述第九電阻R9與所述第四三極管Q4的發(fā)射極連接，所述第四三極管Q4的發(fā)射極還與所述第九三極管Q9的集電極連接；

所述第三三極管Q3的發(fā)射極與所述電源輸入管腳VCC連接，所述第三三極管Q3的基極通過所述第十電阻R10與所述電源輸入管腳VCC連接，所述第三三極管Q3的基極還通過第十一電阻R11分別與所述第五三極管Q5的發(fā)射極和所述第六三極管Q6的集電極連接；

所述第六三極管Q6的基極通過所述第三電阻R3與所述組合邏輯電路22的第一輸出端連接，所述組合邏輯電路22的第一輸出端還通過所述第四電阻R4和所述第五電阻R5與所述接地管腳GND連接，所述第六三極管Q6的基極還與所述第八三極管Q8的集電極連接，所述第六三極管Q6的發(fā)射極與所述第七三極管Q7的基極連接，所述第六三極管Q6的發(fā)射極還通過所述第十二電阻R12與所述接地管腳GND連接；

所述第五三極管Q5的基極分別與所述第五三極管Q5的集電極、所述第一繼電器輸出管腳和所述第七三極管Q7的集電極連接；

所述第七三極管Q7的發(fā)射極與所述接地管腳GND連接；

所述第八三極管Q8的發(fā)射極與所述接地管腳GND連接，所述第八三極管Q8的基極通過所述第十六電阻R16與所述接地管腳GND連接，所述第八三極管Q8的基極還通過所述第十五電阻R15和所述第十四電阻R14與所述第十三極管Q10的基極連接；

所述第十一三極管Q11的集電極還分別與所述第二繼電器控制輸出管腳OB和所述第九三極管Q9的集電極連接，所述第十一三極管Q11的基極與所述第十三極管Q10的發(fā)射極連接，所述第十一三極管Q11的基極還通過所述第十三電阻R13與所述接地管腳GND連接；

所述第九三極管Q9的基極與所述第九三極管Q9的集電極連接；

所述第十三極管Q10的基極還通過所述第十四電阻R14與所述第二繼電器控制輸出管腳OB連接，所述第十三極管Q10的基極還與所述第十二三極管的集電極連接；

所述第十二三極管的基極通過所述第五電阻R5與所述接地管腳GND連接。

本實(shí)施例的輸出驅(qū)動(dòng)電路23中的第一三極管Q1、第十一三極管Q11、第四三極管Q4和第七三極管Q7為大功率三極管；第二三極管Q2、第五三極管Q5、第三三極管Q3和第九三極管Q9及其外圍電路的參數(shù)配置使得上述4個(gè)三極管在導(dǎo)通狀態(tài)時(shí)內(nèi)阻較低，使得輸出的驅(qū)動(dòng)電路較大，典型驅(qū)動(dòng)電流為400mA，最大驅(qū)動(dòng)電流800mA，能驅(qū)動(dòng)各類智能電表使用的繼電器以及直流步進(jìn)電機(jī)；而第六三極管Q6、第八三極管Q8、第十三極管Q10和第十二三極管Q12及其外圍電路的配合使得驅(qū)動(dòng)三極管的開關(guān)電壓很低，只需要1.5V左右，可以兼容各類單片機(jī)。

所述輸出保護(hù)電路24包括第一二極管、第二二極管、第三二極管和第四二極管。

所述第一二極管的正極與所述第一三極管Q1的發(fā)射極連接，所述第一二極管的負(fù)極與所述第一三極管Q1的集電極連接；

所述第二二極管的正極與所述第四三極管Q4的發(fā)射極連接，所述第二二極管的負(fù)極與所述第四三極管Q4的集電極連接；

所述第三二極管的正極與所述第七三極管Q7的發(fā)射極連接，所述第三二極管的負(fù)極與所述第七三極管Q7的集電極連接；

所述第四二極管的正極與所述第十一三極管Q11的發(fā)射極連接，所述第四二極管的負(fù)極與所述第十一三極管Q11的集電極連接。

本實(shí)施例的輸出保護(hù)電路24中，第一二極管、第二二極管、第三二極管和第四二極管為高速續(xù)流二極管，具有鉗位反向電壓功能，能夠防止繼電器動(dòng)作時(shí)線圈的反向電壓破壞內(nèi)部電路，加上外圍電路配合同時(shí)有ESD保護(hù)功能。

在使用本實(shí)施例的繼電器驅(qū)動(dòng)芯片時(shí)，僅需要MCU的1個(gè)IO口進(jìn)行控制，節(jié)省了MCU的IO口資源。其中繼電器驅(qū)動(dòng)芯片的組合邏輯電路22可以預(yù)設(shè)以下4種IO控制信號(hào)，以控制繼電器控制的狀態(tài)，如圖4所示：

1、當(dāng)繼電器驅(qū)動(dòng)芯片內(nèi)置下拉電阻保持常態(tài)低電平，常態(tài)時(shí)或者M(jìn)CU發(fā)0時(shí)，繼電器驅(qū)動(dòng)芯片保持狀態(tài)，不動(dòng)作，第一繼電器控制輸出管腳OA和第二繼電器控制輸出管腳OB均輸出高阻態(tài)。

2、當(dāng)MCU發(fā)1時(shí)，即高電平，需要保持高電平至少200ms以上，濾除一般脈沖干擾，繼電器驅(qū)動(dòng)芯片的第一繼電器控制輸出管腳OA常高，第二繼電器控制輸出管腳OB常低，用于驅(qū)動(dòng)非磁保持繼電器類需要電平式驅(qū)動(dòng)的器件，如功率開關(guān)繼電器。

3、當(dāng)MCU發(fā)出連續(xù)的脈寬tms高電平，3tms低電平，2tms高電平的組合脈沖信號(hào)，t的持續(xù)時(shí)間至少2ms以上，濾除干擾信號(hào)。繼電器驅(qū)動(dòng)芯片的第一繼電器控制輸出管腳OA輸出10倍tms的高電平，第二繼電器控制輸出管腳OB輸出10倍tms的低電平，用于驅(qū)動(dòng)磁保持繼電器類脈沖式驅(qū)動(dòng)的器件，如負(fù)荷開關(guān)繼電器，或者步進(jìn)馬達(dá)等。

4、當(dāng)MCU發(fā)出連續(xù)的脈寬2tms高電平，3tms低電平，1tms高電平的組合脈沖信號(hào)，t的持續(xù)時(shí)間至少2ms以上，濾除干擾信號(hào)。繼電器驅(qū)動(dòng)芯片的第一繼電器控制輸出管腳OA輸出10倍tms的低電平，第二繼電器控制輸出管腳OB輸出10倍tms的高電平，用于驅(qū)動(dòng)磁保持繼電器類脈沖式驅(qū)動(dòng)的器件，如負(fù)荷開關(guān)繼電器，或者步進(jìn)馬達(dá)等。

5、當(dāng)輸入其他類型的信號(hào)時(shí)，繼電器驅(qū)動(dòng)芯片保持狀態(tài)，不動(dòng)作，第一繼電器控制輸出管腳OA和第二繼電器控制輸出管腳OB均輸出高阻態(tài)。

本實(shí)施例的繼電器驅(qū)動(dòng)芯片利用單個(gè)IO實(shí)現(xiàn)上述4種狀態(tài)的控制。由于一個(gè)數(shù)字IO只有0或者1兩種狀態(tài)，在識(shí)別IO控制信號(hào)的過程中，本實(shí)施例采用RC振蕩電路產(chǎn)生時(shí)鐘以用于定時(shí)器對(duì)脈寬進(jìn)行計(jì)時(shí)/計(jì)數(shù)，具有簡單，成本低的優(yōu)點(diǎn)。由于RC振蕩電路產(chǎn)生的時(shí)鐘可能會(huì)出現(xiàn)誤差范圍大的不足，本實(shí)施例在測(cè)脈寬時(shí)只需測(cè)得一個(gè)連續(xù)的IO控制信號(hào)中高低電平脈寬比例即可識(shí)別出IO控制信號(hào)是否為有效信號(hào)，例如一組tms的高電平+3tm的低電平+2tms高電平即為一個(gè)有效信號(hào)，至于tms本身偏差多少，并不會(huì)影響IO控制信號(hào)的識(shí)別，避免了時(shí)鐘誤差，保證了識(shí)別IO控制信號(hào)的準(zhǔn)確性。同時(shí)驅(qū)動(dòng)輸出時(shí)間為10倍的tms時(shí)間，t的持續(xù)時(shí)間只要大于2ms即可，驅(qū)動(dòng)輸出時(shí)間在20ms以上可編程，能驅(qū)動(dòng)所有脈沖型負(fù)荷繼電器或步進(jìn)馬達(dá)，或是電平型的功率開關(guān)繼電器。

本實(shí)施例的一種電表，包括本實(shí)施例的繼電器驅(qū)動(dòng)芯片、MCU和繼電器。

所述MCU的輸出端與所述繼電器驅(qū)動(dòng)芯片的IO輸入管腳IO連接，所述繼電器的第一輸入端與所述繼電器驅(qū)動(dòng)芯片的第一繼電器控制輸出管腳OA連接，所述繼電器的第二輸入端與所述繼電器驅(qū)動(dòng)芯片的第二繼電器控制輸出管腳OB連接。

所述MCU的輸出端輸出IO控制信號(hào)至所述IO輸入管腳IO，所述第一繼電器控制輸出管腳OA輸出對(duì)應(yīng)的電平至所述繼電器的第一輸入端，所述第二繼電器控制輸出管腳OB輸出對(duì)應(yīng)的電平至所述繼電器的第二輸入端，以驅(qū)動(dòng)所述繼電器。

雖然以上描述了本發(fā)明的具體實(shí)施方式，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，這些僅是舉例說明，本發(fā)明的保護(hù)范圍是由所附權(quán)利要求書限定的。本領(lǐng)域的技術(shù)人員在不背離本發(fā)明的原理和實(shí)質(zhì)的前提下，可以對(duì)這些實(shí)施方式做出多種變更或修改，但這些變更和修改均落入本發(fā)明的保護(hù)范圍。