本發(fā)明涉及測量儀器儀表領(lǐng)域，尤其涉及一種單端轉(zhuǎn)雙端差分的模擬電路。

背景技術(shù)：

測量儀器儀表通常需要具有高速、高帶寬的輸入信號處理能力，才能滿足產(chǎn)品的實際應(yīng)用需求。而高速、高帶寬的信號處理，對電路設(shè)計也提出了更高的要求。測量儀器儀表內(nèi)部通常采用ADC芯片對輸入的模擬信號進行數(shù)字轉(zhuǎn)換處理，而當(dāng)前的高速ADC芯片均采用雙端差分模擬輸入。但儀器輸入的模擬信號屬于單端輸入，這就需要有一電路來實現(xiàn)單端到雙端差分的轉(zhuǎn)換，且保證信號無失真。

當(dāng)前，單端轉(zhuǎn)雙端差分的電路功能，通常采用國外進口的高速、高帶寬的集成運放芯片來實現(xiàn)。而運放芯片本身價格不菲，且采購渠道也常受限，一定限度地制約著產(chǎn)品的應(yīng)用設(shè)計和性價比的提高。因此，自主設(shè)計一種高速、高帶寬、滿足性能要求的單端轉(zhuǎn)雙端差分的模擬電路，成了當(dāng)務(wù)之急，并孕育而生。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于克服對高速、高帶寬集成運放芯片的依賴，在保證電路性能的前提下，提供一種單端轉(zhuǎn)雙端差分的模擬電路，能將輸入儀器儀表的模擬信號進行有效的轉(zhuǎn)換、放大處理，以滿足后級電路的輸入信號方式。

本發(fā)明采用的技術(shù)方案是：

一種單端轉(zhuǎn)雙端差分的模擬電路，其包括晶體管差分級聯(lián)放大/衰減電路、交流補償電路、高頻補償電路、射隨反饋電路、恒流源電路；晶體管差分級聯(lián)放大/衰減電路將單端輸入信號分別經(jīng)不同晶體管反向、生成雙端差分的正端和負(fù)端信號，雙端差分信號幅度相同、相位相差180度；單端輸入信號的直流偏置通過晶體管差分級聯(lián)放大/衰減電路的另一端輸入端疊加；晶體管差分級聯(lián)放大/衰減電路通過交流補償電路進行交流補償，晶體管差分級聯(lián)放大/衰減電路通過高頻補償電路進行高頻補償，共模電壓通過射隨反饋電路疊加于晶體管差分級聯(lián)放大/衰減電路的輸出端，恒流源電路為晶體管差分級聯(lián)放大/衰減電路提供恒流源，模擬電路具有對其輸出差分信號的電壓限幅進行控制的功能。

其還包括輸入級并聯(lián)差分回路，輸入級并聯(lián)差分回路并聯(lián)于晶體管差分級聯(lián)放大/衰減電路的兩端。

所述晶體管差分級聯(lián)放大/衰減電路包括晶體管Q1/Q2/Q3/Q4，交流補償電路包括電容C1/C6/C7、電阻R7/R10/R12，高頻補償電路包括晶體管Q5/Q6，所述射隨反饋電路包括運放U1、晶體管Q9、電容C5、電阻R3/R4/R18/R19/R22/R23，恒流源電路包括晶體管Q7/Q8、電阻R14/R16，

輸入信號連接晶體管Q1的基極，晶體管Q1的集電極分別連接電阻R1的一端和晶體管Q5的發(fā)射極，電阻R1的另一端連接晶體管Q3的基極，晶體管Q1的發(fā)射極通過可調(diào)電阻R5連接晶體管Q8的集電極，晶體管Q3的發(fā)射極通過電阻R8連接晶體管Q7的集電極，

直流偏置Vbias通過電阻R30連接晶體管Q2的基極，晶體管Q2的基極通過電容C11接地，晶體管Q2的集電極分別連接電阻R2的一端和晶體管Q6的發(fā)射極，電阻R2的另一端連接晶體管Q4的基極，Q2的發(fā)射極通過可調(diào)電阻R6連接晶體管Q8的集電極，晶體管Q4的發(fā)射極通過電阻R9連接晶體管Q7的集電極，

晶體管Q1的發(fā)射極分別連接電阻R10和電阻R12的一端，電阻R10的另一端通過電容C6連接晶體管Q2的發(fā)射極，電阻R12的另一端通過電容C7連接晶體管Q2的發(fā)射極，

晶體管Q3的發(fā)射極依次通過電阻R7和電容C1連接晶體管Q4的發(fā)射極，

晶體管Q7的集電極通過電容C2接地，晶體管Q7的發(fā)射極通過電阻R14連接負(fù)極電源，晶體管Q7的基極通過電阻R15連接控制信號CT1，

晶體管Q8的集電極通過電容C3接地，晶體管Q8的發(fā)射極通過電阻R16連接負(fù)極電源，晶體管Q8的基極通過電阻R17連接控制信號CT2，

Q3的集電極為晶體管差分級聯(lián)放大/衰減電路的正輸出端，晶體管Q3的集電極連接晶體管Q6的集電極，晶體管Q6的基極接地，

Q4的集電極為晶體管差分級聯(lián)放大/衰減電路的負(fù)輸出端，晶體管Q4的集電極連接晶體管Q5的集電極，晶體管Q5的基極接地，

共模電壓VCM通過R19連接運放U1的正輸入端，運放U1的正輸入端通過電容C4接地，運放U1的輸出端通過電阻R18連接晶體管Q9的基極，運放U1的負(fù)輸入端分別連接電阻R22、電阻R23和電容C5的一端，電阻R22的另一端連接Q3的集電極，電阻R23的另一端連接Q4的集電極，電容C5的另一端連接晶體管Q9的基極，晶體管Q9的基極通過電阻R21連接正極電源，晶體管Q9的集電極通過電阻R20連接正極電源，晶體管Q9的發(fā)射極通過電阻R3連接Q4的集電極，晶體管Q9的發(fā)射極通過電阻R4連接Q3的集電極。

輸入級并聯(lián)差分回路包括晶體管Q10/Q11/Q12、電容C8/C9、電阻R24/R25/R26/R27/R28；晶體管Q10的基極連接晶體管Q1的基極，晶體管Q10的集電極連接晶體管Q1的集電極，晶體管Q11的基極連接晶體管Q2的基極，晶體管Q11的集電極連接晶體管Q2的集電極，晶體管Q10的發(fā)射極通過電阻R24連接晶體管Q12的集電極，晶體管Q11的發(fā)射極通過電阻R25連接晶體管Q12的集電極，晶體管Q10的發(fā)射極依次通過電阻R26和電容C8連接晶體管Q11的發(fā)射極，晶體管Q10的發(fā)射極依次通過電阻R27和電容C9連接晶體管Q11的發(fā)射極，晶體管Q12的集電極通過電容C10接地，晶體管Q12的發(fā)射極通過電阻R28連接負(fù)極電源，晶體管Q12的基極通過電阻R29連接控制信號CT3。

所述正極電源和負(fù)極電源根據(jù)后級電路的不同選取不同的電壓值。

所述共模電壓與后級差分電路輸入端匹配。

模擬電路通過調(diào)整晶體管Q5/Q6的基極直流電位、電阻R20、正極電源和直流偏置Vbias的取值改變相應(yīng)的雙端差分信號的電壓幅度，以匹配后級電路（ADC芯片）所需的差分輸入電壓幅度，提高輸出兼容性。

所述晶體管包括NPN三極管、PNP三極管、PMOS、NMOS和JFET。

本發(fā)明采用以上技術(shù)方案，與現(xiàn)有集成運放電路相比，本發(fā)明提出的分立、單端轉(zhuǎn)雙端差分電路的成本大大降低，電路性能也能得以同等保證，器件通用性高，采購渠道也較靈活、可控，使得電路在中、低端的儀器儀表產(chǎn)品應(yīng)用設(shè)計上具有較高的性價比和應(yīng)用價值。

附圖說明

以下結(jié)合附圖和具體實施方式對本發(fā)明做進一步詳細說明；

圖1為本發(fā)明一種單端轉(zhuǎn)雙端差分的模擬電路的基礎(chǔ)示意圖；

圖2為本發(fā)明一種單端轉(zhuǎn)雙端差分的模擬電路的拓展示意圖。

具體實施方式

如圖1或圖2所示，本發(fā)明公開一種單端轉(zhuǎn)雙端差分的模擬電路，其包括晶體管差分級聯(lián)放大/衰減電路、交流補償電路、高頻補償電路、射隨反饋電路、恒流源電路；晶體管差分級聯(lián)放大/衰減電路將單端輸入信號SIG_IN分別經(jīng)不同晶體管反向、生成雙端差分的正端和負(fù)端信號，雙端差分信號幅度相同、相位相差180度；單端輸入信號SIG_IN的直流偏置通過晶體管差分級聯(lián)放大/衰減電路的另一端輸入端疊加；晶體管差分級聯(lián)放大/衰減電路通過交流補償電路進行交流補償，晶體管差分級聯(lián)放大/衰減電路通過高頻補償電路進行高頻補償，共模電壓通過射隨反饋電路疊加于晶體管差分級聯(lián)放大/衰減電路的輸出端，恒流源電路為晶體管差分級聯(lián)放大/衰減電路提供恒流源，模擬電路對輸出差分信號的電壓限幅進行控制。

如圖2所示，其還包括輸入級并聯(lián)差分回路，輸入級并聯(lián)差分回路并聯(lián)于晶體管差分級聯(lián)放大/衰減電路的兩端。

所述晶體管差分級聯(lián)放大/衰減電路包括晶體管Q1/Q2/Q3/Q4，交流補償電路包括電容C1/C6/C7、電阻R7/R10/R12，高頻補償電路包括晶體管Q5/Q6，所述射隨反饋電路包括運放U1、晶體管Q9、電容C5、電阻R3/R4/R18/R19/R22/R23，恒流源電路包括晶體管Q7/Q8、電阻R14/R16，

輸入信號SIG_IN連接晶體管Q1的基極，晶體管Q1的集電極分別連接電阻R1的一端和晶體管Q5的發(fā)射極，電阻R1的另一端連接晶體管Q3的基極，晶體管Q1的發(fā)射極通過可調(diào)電阻R5連接晶體管Q8的集電極，晶體管Q3的發(fā)射極通過電阻R8連接晶體管Q7的集電極，

直流偏置Vbias通過電阻R30連接晶體管Q2的基極，晶體管Q2的基極通過電容C11接地，晶體管Q2的集電極分別連接電阻R2的一端和晶體管Q6的發(fā)射極，電阻R2的另一端連接晶體管Q4的基極，Q2的發(fā)射極通過可調(diào)電阻R6連接晶體管Q8的集電極，晶體管Q4的發(fā)射極通過電阻R9連接晶體管Q7的集電極，

晶體管Q1的發(fā)射極分別連接電阻R10和電阻R12的一端，電阻R10的另一端通過電容C6連接晶體管Q2的發(fā)射極，電阻R12的另一端通過電容C7連接晶體管Q2的發(fā)射極，

晶體管Q3的發(fā)射極依次通過電阻R7和電容C1連接晶體管Q4的發(fā)射極，

晶體管Q7的集電極通過電容C2接地，晶體管Q7的發(fā)射極通過電阻R14連接負(fù)極電源-VCC，晶體管Q7的基極通過電阻R15連接控制信號CT1，

晶體管Q8的集電極通過電容C3接地，晶體管Q8的發(fā)射極通過電阻R16連接負(fù)極電源-VCC，晶體管Q8的基極通過電阻R17連接控制信號CT2，

Q3的集電極為晶體管差分級聯(lián)放大/衰減電路的正輸出端SIG_OUT_P，晶體管Q3的集電極連接晶體管Q6的集電極，晶體管Q6的基極接地，

Q4的集電極為晶體管差分級聯(lián)放大/衰減電路的負(fù)輸出端SIG_OUT_N，晶體管Q4的集電極連接晶體管Q5的集電極，晶體管Q5的基極接地，

共模電壓VCM通過R19連接運放U1的正輸入端，運放U1的正輸入端通過電容C4接地，運放U1的輸出端通過電阻R18連接晶體管Q9的基極，運放U1的負(fù)輸入端分別連接電阻R22、電阻R23和電容C5的一端，電阻R22的另一端連接Q3的集電極，電阻R23的另一端連接Q4的集電極，電容C5的另一端連接晶體管Q9的基極，晶體管Q9的基極通過電阻R21連接正極電源+VCC，晶體管Q9的集電極通過電阻R20連接正極電源+VCC，晶體管Q9的發(fā)射極通過電阻R3連接Q4的集電極，晶體管Q9的發(fā)射極通過電阻R4連接Q3的集電極。

如圖2所示，輸入級并聯(lián)差分回路包括晶體管Q10/Q11/Q12、電容C8/C9、電阻R24/R25/R26/R27/R28；晶體管Q10的基極連接晶體管Q1的基極，晶體管Q10的集電極連接晶體管Q1的集電極，晶體管Q11的基極連接晶體管Q2的基極，晶體管Q11的集電極連接晶體管Q2的集電極，晶體管Q10的發(fā)射極通過電阻R24連接晶體管Q12的集電極，晶體管Q11的發(fā)射極通過電阻R25連接晶體管Q12的集電極，晶體管Q10的發(fā)射極依次通過電阻R26和電容C8連接晶體管Q11的發(fā)射極，晶體管Q10的發(fā)射極依次通過電阻R27和電容C9連接晶體管Q11的發(fā)射極，晶體管Q12的集電極通過電容C10接地，晶體管Q12的發(fā)射極通過電阻R28連接負(fù)極電源-VCC，晶體管Q12的基極通過電阻R29連接控制信號CT3。

所述正極電源+VCC和負(fù)極電源-VCC根據(jù)后級電路的不同選取不同的電壓值。

所述共模電壓與后級差分電路輸入端匹配。

模擬電路通過調(diào)整晶體管Q5/Q6的基極直流電位、電阻R20、正極電源和直流偏置Vbias的取值改變相應(yīng)的雙端差分信號的電壓幅度，以匹配后級電路（ADC芯片）所需的差分輸入電壓幅度，提高輸出兼容性。

所述晶體管包括NPN三極管、PNP三極管、PMOS、NMOS和JFET。

下面就本發(fā)明的工作原理做詳細說明：

本發(fā)明利用常見的晶體管、阻容等分立器件組成一種適用于高速、高帶寬、單端轉(zhuǎn)雙端差分的模擬電路，如圖1所示，晶體管Q1/Q3、Q2/Q4組成差分級聯(lián)放大/衰減電路，將單端輸入信號SIG_IN經(jīng)晶體管Q1/Q3的二次反向后、生成雙端差分的正端信號，將單端輸入信號SIG_IN經(jīng)晶體管Q2/Q4的一次反向后、生成雙端差分的負(fù)端信號，輸出的雙端差分信號幅度相同、相位相差180度；其中晶體管Q1/Q3、Q2/Q4的頻響特性，影響著整體電路的帶寬、頻響；電路可調(diào)整電阻R3/R5/R8、R4/R6/R9組合，實現(xiàn)電路對輸入信號SIG_IN的放大或衰減。

單端輸入信號SIG_IN的直流偏置Vbias通過晶體管Q2的基極輸入疊加。

通過調(diào)整R7/C1、R10/C6、R12/C7（具體到圖2的電路，還包括R26/C8、R27/C9）組成的交流補償網(wǎng)絡(luò)和Q5/Q6晶體管組成的高頻補償電路，改善整體電路的帶寬、頻響。

本發(fā)明通過R19、U1、R18、Q9、C5、R3/R4、R22/R23等組合射隨反饋電路，在差分輸出端疊加與后級差分電路輸入端所匹配的共模電壓（VCM）；使得輸出雙端差分信號無需再次處理，可直接輸入給后級ADC芯片進行處理，提高了輸出兼容性。

在控制信號CT1、CT2控制下的Q7、Q8、R14、R16的恒流源電路，通過改變R14、R16的阻值、即改變晶體管Q1～Q6的工作電流（同理，圖2中的R28阻值決定Q10、Q11的工作電流），改變影響晶體管的工作頻響，從而影響整體電路的帶寬、頻響。

為改變整體電路放大/衰減系數(shù)調(diào)整能力，在晶體管差分級聯(lián)放大/衰減電路的兩端一組由Q10、Q11、R24、R25、Q12、R28、R26/C8、R27/C9等組成的輸入級并聯(lián)差分回路，再通過CT1、CT2、CT3的組合控制、改變差分級聯(lián)電路的放大/衰減系數(shù)，使得整體電路的可以靈活地對輸入信號SIG_IN進行放大或衰減。

通過調(diào)整Q5/Q6基極直流電位、R20、+VCC、 Vbias，可相應(yīng)的改變輸出端的差分電壓幅度，實現(xiàn)電路對輸出端差分（差模）電壓的限幅控制，以匹配后級電路（ADC芯片）所需的差分輸入電壓幅度，提高了輸出兼容性。

綜上所述，通過本發(fā)明提出的分立器件組成的單端轉(zhuǎn)雙端差分模擬電路，具有成本低、電路性能同等保證（性價比高）、器件通用性高（采購渠道靈活、可控）等優(yōu)點。在實際應(yīng)用中，電路總體性能指標(biāo)滿足中、低端儀器儀表產(chǎn)品的應(yīng)用設(shè)計要求，符合設(shè)計預(yù)期，具有較高的性價比和應(yīng)用價值。當(dāng)然本發(fā)明并不局限于該具體實施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也涵蓋在本發(fā)明的保護范圍內(nèi)。