本實用新型涉及一種上電復(fù)位電路，尤其涉及一種應(yīng)用于低功耗小尺寸的上電復(fù)位電路，屬于集成電路技術(shù)領(lǐng)域。

背景技術(shù)：

隨著CMOS片上集成系統(tǒng)(SOC)的不斷發(fā)展，芯片的集成度不斷提高，芯片的功能越來越強大，模擬集成電路和數(shù)字集成電路通常集成在同一塊芯片上，并且采用統(tǒng)一的電源供電。在外部電源上電的過程中，由于電源電壓還未達(dá)到穩(wěn)定的狀態(tài)，許多電路節(jié)點的電壓和邏輯狀態(tài)都處于不穩(wěn)定狀態(tài)，在這一時間段，電路很可能會產(chǎn)生不期望出現(xiàn)的錯誤，特別對于集成度比較高的數(shù)字電路，不定電平可能會產(chǎn)生雪崩式的錯誤，進(jìn)而影響后期電路的運行。

為了解決上述問題，上電復(fù)位電路(Power-On Reset，POR)應(yīng)運而生。上電復(fù)位電路是在電源上電的過程中，檢測電源電壓，在電源電壓達(dá)到正常的工作電壓(一般被稱為“起拉電壓”)后，對數(shù)字電路進(jìn)行初始化清零，以保證數(shù)字邏輯的正確性和數(shù)-?；旌闲酒恼９ぷ?。

圖1所示為傳統(tǒng)的積分型上電復(fù)位電路結(jié)構(gòu)，當(dāng)電源電壓VDD從0開始上升時，電源開始通過RC電路給電容充電，當(dāng)充電電壓使得反相器由高電平翻轉(zhuǎn)為低電平時，無延時通路將反相器翻轉(zhuǎn)后A點的電壓傳送至與非門，實現(xiàn)上電復(fù)位的上升沿，當(dāng)A點電壓通過延時模塊到達(dá)與非門的另一個輸入端時，實現(xiàn)復(fù)位信號的下降沿，最終得到上電復(fù)位信號。此電路可能存在以下問題：1)如果要實現(xiàn)寬脈沖寬度的上電復(fù)位信號，可能會犧牲很大的面積才能實現(xiàn)；2)想要達(dá)到大的起拉電壓，必須要調(diào)整RC回路和第一個反相器的器件尺寸，這會降低上電復(fù)位電路對上電時間的選擇性。

技術(shù)實現(xiàn)要素：

針對目前存在的技術(shù)問題，本實用新型提供一種低功耗、小尺寸、寬復(fù)位脈寬的上電復(fù)位電路，具有結(jié)構(gòu)簡單，高性能的特點。

為實現(xiàn)上述目的，本實用新型通過如下的技術(shù)方案來實現(xiàn)：

一種低功耗小尺寸的上電復(fù)位電路，至少包括：電源延時模塊，連接于一外部電源，用于對所述的外部電源進(jìn)行延時，并輸出一延時電壓；上升沿產(chǎn)生模塊，連接于所述電源延時模塊，用于對所述延時電壓進(jìn)行電壓檢測，并將檢測后的電壓進(jìn)行反相，以產(chǎn)生上升沿的階躍信號，此信號作為復(fù)位信號的下降沿準(zhǔn)備信號；下降沿產(chǎn)生模塊，連接于所述電源延時模塊，用于對所述的延時電壓進(jìn)行第一次反相，再對反相后的電壓進(jìn)行延時，然后對延時后的電壓進(jìn)行第二次反相，以產(chǎn)生下降沿的階躍信號，此信號作為復(fù)位信號的上升沿準(zhǔn)備信號；復(fù)位脈沖產(chǎn)生模塊，連接于所述的上升沿產(chǎn)生模塊和所述下降沿產(chǎn)生模塊，用于對接收到的上升沿階躍信號和下降沿階躍信號進(jìn)行與非，利用與非門邏輯產(chǎn)生復(fù)位脈沖；脈沖整形模塊，連接于所述的復(fù)位脈沖產(chǎn)生模塊，用于對所述的復(fù)位脈沖進(jìn)行放大和整形，并將放大和整形后的電壓信號作為上電復(fù)位電路的輸出信號。

進(jìn)一步地，在本實用新型的上電復(fù)位電路中，所述電源延時模塊電路含有第一電容C1、第二電容C2、P型MOS管M1、P型MOS管M2和P型MOS管M3，用于對輸入的電源進(jìn)行延時，輸出延時電壓。第一電容C1的一端、P型MOS管M2的源極與電源相互連接；第一電容C1的另一端、P型MOS管M1的源極與P型MOS管M3的柵極相互連接；P型MOS管M1的漏極、第二電容C2的一端與地相互連接；P型MOS管M2的柵極、P型MOS管M2的漏極與P型MOS管M3的源極相互連接；P型MOS管M1的柵極、P型MOS管M3的漏極、第二電容C2的另一端與電源延時模塊的輸出端相互連接。

進(jìn)一步地，在本實用新型的上電復(fù)位電路中，所述的上升沿產(chǎn)生模塊含有第一兩輸入與非門NAND1構(gòu)成電平檢測電路，通過調(diào)整第一兩輸入與非門NAND1的器件尺寸設(shè)計合適的翻轉(zhuǎn)電平；所述的上升沿產(chǎn)生模塊含有第一反相器INV1構(gòu)成電壓反相電路，用來產(chǎn)生上升沿的階躍信號。第一兩輸入與非門NAND1的一輸入端與電源連接；第一兩輸入與非門NAND1的另一輸入端與電源延時模塊的輸出端連接；第一兩輸入與非門NAND1的輸出端與第一反相器INV1的輸入端連接；第一反相器INV1的輸出與上升沿產(chǎn)生模塊的輸出端連接。

進(jìn)一步地，在本實用新型的上電復(fù)位電路中，所述的下降沿產(chǎn)生模塊含有P型MOS管M4、N型MOS管M5和第二兩輸入與非門NAND2構(gòu)成延時模塊，通過調(diào)整P型MOS管M4、N型MOS管M5和第二兩輸入與非門NAND2的器件尺寸設(shè)計合適的延時時間；所述的下降沿產(chǎn)生模塊含有第二反相器INV2構(gòu)成電壓反相電路，用來產(chǎn)生下降沿的階躍信號。P型MOS管M4的柵極、N型MOS管M5的柵極與電源延時模塊的輸出相互連接；P型MOS管M4的源極、第二兩輸入與非門NAND2的一輸入端與電源相互連接；P型MOS管M4的漏極、N型MOS管M5的漏極與第二兩輸入與非門NAND2的另一輸入端相互連接； N型MOS管M5的源極與地連接；第二兩輸入與非門NAND2的輸出端與第二反相器INV2的輸入端連接；第二反相器INV2的輸出端與下降沿產(chǎn)生模塊的輸出端連接。

進(jìn)一步地，在本實用新型的上電復(fù)位電路中，所述的復(fù)位脈沖產(chǎn)生模塊含有第三兩輸入與非門NAND3，利用與非門邏輯，產(chǎn)生復(fù)位脈沖信號的輸出。第三兩輸入與非門NAND3的一輸入端與上升沿產(chǎn)生模塊的輸出連接；第三兩輸入與非門NAND3的另一輸入端與下降沿產(chǎn)生模塊的輸出連接；第三兩輸入與非門NAND3的輸出端與復(fù)位脈沖產(chǎn)生模塊的輸出端連接。

進(jìn)一步地，在本實用新型的上電復(fù)位電路中，所述的脈沖整形模塊電路含有第三反相器INV3和第四反相器INV4，對輸入信號進(jìn)行放大和整形，輸出上電復(fù)位信號。第三反相器INV3的輸入端與復(fù)位脈沖產(chǎn)生模塊的輸出端連接；第三反相器INV3的輸出端與第四反相器INV4的輸入端連接；第四反相器INV4的輸出端輸出上電復(fù)位信號RST。

與現(xiàn)有技術(shù)相比，本實用新型具有以下優(yōu)點：

(1)本實用新型中的上電復(fù)位電路，電源延時模塊為新型延時模塊，該模塊的加入使得上電復(fù)位電路在小尺寸的情況下，仍能實現(xiàn)寬脈沖的上電復(fù)位信號；

(2)本實用新型中的上電復(fù)位電路，電源延時模塊由于兩條支路上都有電容，電容值較小，且電容兩端的電壓變化較小，兩條支路上的電流都比較低；同時由于電路結(jié)構(gòu)簡單，大大減小了上電復(fù)位電路的功耗；

(3)本實用新型中的上電復(fù)位電路結(jié)構(gòu)簡單，半導(dǎo)體器件只有MOS管和電容，減小的其它器件在不同工作環(huán)境中對電路產(chǎn)生的影響；

(4)本實用新型中的上電復(fù)位電路的電源電壓允許范圍較廣。

附圖說明

圖1是背景技術(shù)中的傳統(tǒng)上電復(fù)位電路示意圖；

圖2是本實施例中上電復(fù)位電路的基本框架圖；

圖3是本實施例中上電復(fù)位電路的電路結(jié)構(gòu)圖；

圖4是本實用新型的上電復(fù)位電路產(chǎn)生的上電復(fù)位電壓波形示意圖。

具體實施方式

以下結(jié)合具體實施例和附圖說明本實用新型的實施方式。

本實施例中的一種低功耗小尺寸的上電復(fù)位電路，其基本框架圖如圖2所示。包括電源延時模塊11、上升沿產(chǎn)生模塊12、下降沿產(chǎn)生模塊13、復(fù)位脈沖產(chǎn)生模塊14和脈沖整形模塊15，電源延時模塊11輸入端接外部電源，電源延時模塊11的輸出端與上升沿產(chǎn)生模塊12的輸入端和下降沿產(chǎn)生模塊13的輸入端連接；復(fù)位脈沖產(chǎn)生模塊14的一輸入端與上升沿產(chǎn)生模塊12的輸出端連接；復(fù)位脈沖產(chǎn)生模塊14的另一輸入端和下降沿產(chǎn)生模塊13的輸出端連接；復(fù)位脈沖產(chǎn)生模塊14的輸出端與脈沖整形模塊的輸入端連接；脈沖整形模塊的輸出端的電壓作為上電復(fù)位電路的輸出信號。其中，電源延時模塊11，用于對外部電源進(jìn)行延時，并輸出一延時電壓；上升沿產(chǎn)生模塊12，用于對延時電壓進(jìn)行電壓檢測，并將檢測后的電壓進(jìn)行反相，以產(chǎn)生上升沿的階躍信號，此信號作為復(fù)位信號的下降沿準(zhǔn)備信號；下降沿產(chǎn)生模塊13，用于對延時電壓進(jìn)行第一次反相，再對反相后的電壓進(jìn)行延時，然后對延時后的電壓進(jìn)行第二次反相，以產(chǎn)生下降沿的階躍信號，此信號作為復(fù)位信號的上升沿準(zhǔn)備信號；復(fù)位脈沖產(chǎn)生模塊14，用于對接收到的上升沿階躍信號和下降沿階躍信號進(jìn)行與非，利用與非門邏輯產(chǎn)生復(fù)位脈沖；脈沖整形模塊15，用于對復(fù)位脈沖進(jìn)行放大和整形，并將放大和整形后的電壓信號作為上電復(fù)位電路的輸出信號。實施例中的具體電路圖如圖3。電源延時模塊11電路由第一電容C1、第二電容C2、P型MOS管M1、P型MOS管M2和P型MOS管M3構(gòu)成；上升沿產(chǎn)生模塊12由第一兩輸入與非門NAND1和第一反相器INV1構(gòu)成；下降沿產(chǎn)生模塊13由P型MOS管M4、N型MOS管M5、第二兩輸入與非門NAND2和第二反相器INV2構(gòu)成；復(fù)位脈沖產(chǎn)生模塊14由第三兩輸入與非門NAND3構(gòu)成；脈沖整形模塊由第三反相器INV3和第四反相器INV4構(gòu)成。

整體上，該電路結(jié)構(gòu)按以下方式連接：第一電容C1的一端、P型MOS管M2的源極、第一兩輸入與非門NAND1的一輸入端、P型MOS管M4的源極和第二兩輸入與非門NAND2的一輸入端與電源相互連接；第一電容C1的另一端、P型MOS管M1的源極與P型MOS管M3的柵極相互連接；P型MOS管M1的漏極、第二電容C2的一端、N型MOS管M5的源極與地相互連接；P型MOS管M2的柵極、P型MOS管M2的漏極與P型MOS管M3的源極相互連接；P型MOS管M1的柵極、P型MOS管M3的漏極、第二電容C2的另一端、第一兩輸入與非門NAND1的另一輸入端、P型MOS管M4的柵極和N型MOS管M5的柵極相互連接；第一兩輸入與非門NAND1的輸出端與第一反相器INV1的輸入端連接；第一反相器INV1的輸出與第三兩輸入與非門NAND3一輸入端連接。P型MOS管M4的漏極、N型MOS管M5的漏極與第二兩輸入與非門NAND2的另一輸入端相互連接；第二兩輸入與非門NAND2的輸出端與第二反相器INV2的輸入端連接；第二反相器INV2的輸出端與第三兩輸入與非門NAND3另一輸入端連接。第三反相器INV3的輸入端與第三兩輸入與非門NAND3輸出端連接；第三反相器INV3的輸出端與第四反相器INV4的輸入端連接；第四反相器INV4的輸出端輸出上電復(fù)位信號RST。

本實施例中，在芯片電源上電過程中，上電復(fù)位電路輸出一個復(fù)位信號，具體分析如下：

在電源電壓VDD上電的過程中，初始狀態(tài)，當(dāng)VDD為零時，A點和B點的電壓都為零。當(dāng)電源電壓VDD從0開始上升時，由于A點和B點之間存在寄生電容，因此第一電容C1、A點和B點間的寄生電容CC和第二電容C2形成了一條通路，于是電源電壓VDD開始對第二電容C2充電。開始時，A點電壓增長比較迅速，而B點的電壓增長比較緩慢。當(dāng)A點和B點之間的的電壓差達(dá)到P型MOS管M1的導(dǎo)通閾值電壓時，P型MOS管M1導(dǎo)通，從而開始下拉A點電壓，使得A點與VDD的電壓差增大。隨著A點與VDD的電壓差增大，當(dāng)A點和K點的電壓差大于P型MOS管M3的閾值電壓時，P型MOS管M3導(dǎo)通，此時B點電壓增加，同時由于P型MOS管M2的存在，B點最終的電壓大約為：VDD - |VTHP |，其中|VTHP |為P型MOS管的閾值電壓。隨著B點電壓上升，A點和B點的電壓差減小，P型MOS管M1最終將關(guān)斷。由于B點的電壓先緩慢上升，然后再上升，最后達(dá)到VDD減去一個閾值電壓的值，因此B點的電壓就相當(dāng)于對電源電壓VDD作了一個差值延時，最終B點輸出延時電壓約為：VDD - |VTHP | 。

由于第一兩輸入與非門NAND1的一輸入端C點接VDD，這個與非門的另一輸入端接B點，隨著VDD電壓和B點電壓的上升，當(dāng)VDD和B點的電壓達(dá)到第一兩輸入與非門NAND1的翻轉(zhuǎn)電平時，即達(dá)到第一兩輸入與非門NAND1的檢測電平，第一兩輸入與非門NAND1實現(xiàn)從高電平到低電平的翻轉(zhuǎn)，并將翻轉(zhuǎn)后的電壓傳送給第一反相器INV1，然后第一反相器INV1對輸入的電壓實現(xiàn)反相和整形，得到一個上升沿的階躍信號。

對于由P型MOS管M4和N型MOS管M5組成的反相器，反相器發(fā)生翻轉(zhuǎn)時的信號將輸入至第二兩輸入與非門NAND2的一輸入端。由于第二兩輸入與非門NAND2的另一輸入端為電源電壓VDD，當(dāng)?shù)诙奢斎肱c非門NAND2檢測到VDD為高電平，D點電壓為低電平時，第二兩輸入與非門NAND2實現(xiàn)從低電平到高電平的翻轉(zhuǎn)，并將翻轉(zhuǎn)后的電壓傳送給第二反相器INV2，然后第二反相器INV2對輸入的電壓實現(xiàn)反相和整形，得到一個下降沿的階躍信號。

第三兩輸入與非門NAND3的一端接上升沿階躍信號，第三兩輸入與非門NAND3的另一端接下降沿階躍信號，經(jīng)過第三兩輸入與非門NAND3的與非門后，產(chǎn)生一個低有效的復(fù)位脈沖輸出給脈沖整形模塊。

脈沖整形模塊利用第三反相器IN3和第四反相器IN4對輸入的復(fù)位脈沖進(jìn)行放大和整形，并輸出一個低有效的復(fù)位信號RST。圖4是本實用新型的上電復(fù)位電路產(chǎn)生的上電復(fù)位電壓波形示意圖。

此外，例如，本實用新型的電源電壓允許范圍比較廣，如果想降低電源電壓，可以通過增加電源延時模塊11中的所有的PMOS管的尺寸和降低電容C1和電容C2的容值實現(xiàn)。此外，本實用新型的上電復(fù)位電路輸出的復(fù)位脈沖寬度范圍約為：1us~1ms，同樣可以通過調(diào)整電源延時模塊11的器件尺寸實現(xiàn)。

本說明書中未做詳細(xì)描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員公知的現(xiàn)有技術(shù)。

以上實施例僅為本實用新型的基本實施例，但并非本實用新型覆蓋內(nèi)容的全部，一切在本實用新型精神范圍以內(nèi)所做的等同變換，都將在本實用新型保護(hù)范圍以內(nèi)。