本發(fā)明涉及模數(shù)轉(zhuǎn)換器(ADC)，特別涉及校正型逐次逼近寄存器(SAR)ADC。

背景技術(shù)：

多種類型的模數(shù)轉(zhuǎn)換器(ADC)已經(jīng)被廣泛用于各種應(yīng)用當(dāng)中。閃速式(flash)ADC在一瞬間比較模擬信號電壓和多個電壓電平，以產(chǎn)生一個表示模擬電壓的多比特數(shù)字字。逐次逼近型ADC使用一系列階段(stage)以將一個模擬電壓轉(zhuǎn)換成數(shù)字位。每個階段都比較一個模擬電壓和一個基準(zhǔn)電壓，產(chǎn)生一個數(shù)字比特。算法、再循環(huán)或循環(huán)ADC使用一個環(huán)路來轉(zhuǎn)換模擬信號。數(shù)字比特是在同一個比較器階段里的多個循環(huán)里產(chǎn)生的。

圖1顯示一個逐次逼近寄存器ADC。逐次逼近寄存器SAR 102接收一個時鐘CLK，并包含一個寄存器值，其不斷改變而逐漸接近模擬輸入電壓VIN。例如，當(dāng)與0.312伏特的VIN進(jìn)行比較時，在SAR 102中的值可以開始是0.5，然后是0.25，然后是0.375，然后是0.313，然后是0.281，然后是0.296，然后是0.304，然后是0.308,然后是0.31，然后是0.311，最后是0.312。SAR 102輸出當(dāng)前的寄存器值到數(shù)模轉(zhuǎn)換器(DAC)100，其接收一個參考電壓VREF，并將寄存器值轉(zhuǎn)換成一個模擬電壓VDAC。

輸入模擬電壓VIN被施加到采樣保持電路104上，其采樣并保持VIN值。例如，一個電容器可以由VIN進(jìn)行充電，然后該電容器與VIN隔離，保持模擬電壓。被采樣保持電路104采樣的輸入電壓施加在比較器106的反相輸入上。被轉(zhuǎn)換的模擬電壓VDAC施加在比較器106的非反相輸入。

比較器106比較轉(zhuǎn)換的模擬電壓VDAC和采樣的輸入電壓，當(dāng)轉(zhuǎn)換的模擬電壓VDAC高于采樣的VIN時產(chǎn)生一個高輸出VCOMP，SAR102里的寄存器值就太高。然后，SAR 102里的寄存器值可以降低。

當(dāng)轉(zhuǎn)換的模擬電壓VDAC低于采樣的輸入電壓時，比較器106產(chǎn)生一個低輸出VCOMP到SAR 102。SAR 102里的寄存器值就太低。然后，SAR 102里的寄存器值可以升高用于下一個循環(huán)。

SAR 102里的寄存器值是一個N比特的二進(jìn)制值，其中D(N-1)是最高有效比特(MSB)，D0是最低有效比特(LSB)。SAR 102可以首先設(shè)置MSB D(N-1)，然后比較轉(zhuǎn)換的模擬電壓VDAC和輸入電壓VIN，然后根據(jù)比較結(jié)果調(diào)整MSB和/或設(shè)置下一個MSB D(N-2)。重復(fù)設(shè)置和比較循環(huán)直到N次循環(huán)后設(shè)置LSB。在最后一個循環(huán)后，循環(huán)結(jié)束信號EOC被激活以顯示循環(huán)完成。一個狀態(tài)機(jī)或其它控制器可以與SAR 102—起使用或者包含在SAR 102內(nèi)，以控制順序。

圖2顯示SAR ADC解析一個輸入電壓。SAR 102的寄存器值初始被設(shè)置為1/2，或10000。比較器106確定輸入電壓VIN低于來自SAR 102的轉(zhuǎn)換值，所以在下一循環(huán)，SAR 102被設(shè)置為1/4，或01000。比較器106確定輸入電壓VIN高于來自SAR 102的轉(zhuǎn)換值，所以在第三循環(huán)，SAR 102被設(shè)置為3/8，或01100。比較器106確定輸入電壓VIN低于來自SAR 102的轉(zhuǎn)換值，所以在第四循環(huán)，SAR 102被設(shè)置為5/6，或01010?，F(xiàn)在比較器106確定輸入電壓VIN高于來自SAR 102的轉(zhuǎn)換值，所以在第五循環(huán)，SAR 102被設(shè)置為9/32，或01011。最后的比較是VIN高于轉(zhuǎn)換值，因此最終結(jié)果是01011。

圖3A-C顯示ADC的亞穩(wěn)態(tài)誤差(metastability errors)。一個接收器或類似電路的模擬前端(AFE)可以包括一個如圖1所示的SAR-ADC，以將所接收到的模擬信號數(shù)字化。在一個采樣時鐘的每個上升邊沿，都可以轉(zhuǎn)換一個采樣信號，采樣時鐘可以被同步到SAR時鐘CLK(圖1)。該同步系統(tǒng)能夠產(chǎn)生一個數(shù)字化顯示的接收信號，如圖3C所示的數(shù)字化波形114。兩個或多個ADC可以并聯(lián)連接，交錯式或管線式轉(zhuǎn)換，以支持更高的采樣率。

低功率系統(tǒng)如小電池或電感供電的射頻識別(RFID)標(biāo)簽以非常高的速度運(yùn)行?？梢允褂猛紸DC和一個過采樣時鐘，過采樣時鐘可以是系統(tǒng)時鐘的倍數(shù)。固定采樣周期可能需要過采樣時鐘的多個脈沖，以執(zhí)行數(shù)據(jù)轉(zhuǎn)換里的多個步驟，這對每個數(shù)據(jù)采樣都是需要的。

另一個可選方案是異步ADC，其有一個可變的采樣時間。可以不需要過采樣時鐘。但是，當(dāng)交錯使用時，可變采樣時間可能會對電壓基準(zhǔn)造成噪音，導(dǎo)致輸出誤差。在設(shè)計的一些節(jié)點(diǎn)上，需要一個額外的時序算法或同步器以將異步模擬轉(zhuǎn)換同步回到系統(tǒng)時鐘上。亞穩(wěn)態(tài)問題可能會出現(xiàn)，特別是對于較小的差分輸入。

在圖3A中，比較器108是一個在ADC內(nèi)的比較器，如圖1里的比較器106，或者是在觸發(fā)器或其它存儲單元里的一個緩沖器，如逐次逼近型寄存器SAR 102。比較器108可以有一些反饋，或有一些雙穩(wěn)態(tài)元件的屬性，即使當(dāng)反饋回路未被明顯包括在其電路結(jié)構(gòu)里。差分比較器可以有雙穩(wěn)態(tài)特征，特別是當(dāng)兩個差分輸入的數(shù)值非常接近時。

在圖3B中，顯示了比較器108的輸出電壓對應(yīng)于不同輸入電壓。相對于有較大輸入電壓差VIN+、VIN-時(如曲線圖110所示)，當(dāng)兩個輸入電壓VIN+、VIN-相互越來越接近時，輸出需要更多時間來解析到邏輯1和0狀態(tài)，如曲線圖112所示。

比較器的輸出時間TCOMP可以具體化為：在一個名義的VIN+、VIN-差值之下，其輸出達(dá)到邏輯1和0的時間，如曲線圖110所示。但是，當(dāng)輸入電壓相互越來越接近時，如曲線圖112所示，則需要一個比TCOMP更長的時間。

在一個同步系統(tǒng)里，比較器108的輸出必須在下一個時鐘沿上進(jìn)行采樣。如果時鐘沿發(fā)生在TCOMP，但是輸入電壓如曲線112那樣小，那么輸出是不確定的。全邏輯1或邏輯0可能不會鎖定到下一個階段。亞穩(wěn)態(tài)會發(fā)生在比較器里，并傳播到下游，因為亞穩(wěn)態(tài)信號被采樣并通過下游邏輯和鎖存器傳播。

在異步系統(tǒng)里，這些亞穩(wěn)態(tài)信號可能經(jīng)常發(fā)生，因為轉(zhuǎn)換時間不由時鐘信號確定。因此，同步和異步系統(tǒng)都會面臨亞穩(wěn)態(tài)問題，特別是當(dāng)?shù)凸β氏到y(tǒng)使用低電壓時。

在圖3C，數(shù)字化波形114包含由亞穩(wěn)態(tài)事件引起的誤差116，例如當(dāng)比較小電壓時。這些誤差116可能是巨大的，并嚴(yán)重改變數(shù)字波形。這樣的誤差116是不期望有的。

雖然有一些誤差可能出現(xiàn)在數(shù)字化波形114上，但期望能夠減小誤差116的大小或幅度。期望有一種能夠檢測亞穩(wěn)態(tài)誤差的ADC。特別期望有一種能糾正亞穩(wěn)態(tài)誤差的SAR-ADC，以減小這些誤差大小。

期望有一種誤差檢測和誤差校正的逐次逼近寄存器(SAR)模數(shù)轉(zhuǎn)換器(ADC)。并且期望有一種能夠叫小亞穩(wěn)態(tài)誤差幅度的SAR-ADC。

【附圖說明】

圖1顯示一個逐次逼近型寄存器ADC。

圖2顯示SAR ADC解析一個輸入電壓的曲線圖。

圖3A-圖3C顯示ADC里的亞穩(wěn)態(tài)誤差。

圖4是一個具有亞穩(wěn)態(tài)檢測的校正SAR-ADC的模塊示意圖。

圖5是檢測并糾正亞穩(wěn)態(tài)誤差的校正異步SAR的示意圖。

圖6是當(dāng)沒有亞穩(wěn)態(tài)發(fā)生時使用校正異步SAR的數(shù)據(jù)轉(zhuǎn)換的時序圖。

圖7是當(dāng)亞穩(wěn)態(tài)發(fā)生時使用校正異步SAR的數(shù)據(jù)轉(zhuǎn)換的時序圖。

圖8是在每個系統(tǒng)時鐘周期期間數(shù)據(jù)采樣和轉(zhuǎn)換的流程圖。

圖9是在每個系統(tǒng)時鐘周期結(jié)束時的校正流程圖。

【具體實(shí)施方式】

本發(fā)明涉及一個改進(jìn)的校正SAR-ADC。以下描述使本領(lǐng)域技術(shù)人員能夠依照特定應(yīng)用及其要求制作和使用在此提供的本發(fā)明。所屬領(lǐng)域的技術(shù)人員將明了對優(yōu)選實(shí)施例的各種修改，且本文所界定的一般原理可應(yīng)用于其它實(shí)施例。因此，本發(fā)明不希望限于所展示和描述的特定實(shí)施例，而是應(yīng)被賦予與本文所揭示的原理和新穎特征一致的最廣范圍。

圖4是一個具有亞穩(wěn)態(tài)檢測的校正SAR-ADC的模塊示意圖。輸入電壓VIN被采樣保持電路124采樣并保持，以提供采樣電壓VSH到比較器126的輸入。當(dāng)下一個采樣信號產(chǎn)生并且系統(tǒng)時鐘信號SYS_CLK出現(xiàn)時，與門12觸發(fā)采樣時鐘信號SAMP_CLK。因此，采樣是和系統(tǒng)時鐘同步的。采樣周期和數(shù)據(jù)獲取時間是對齊的。不需要額外時序算法或硬件來同步輸入、輸出和系統(tǒng)時鐘。

在校正異步SAR 130里，從逐次逼近寄存器(SAR)產(chǎn)生的N-比特數(shù)字值A(chǔ)DC_OUT，DAC 120產(chǎn)生一個模擬電壓VDAC。如圖2所示，在轉(zhuǎn)換期間逐次測試數(shù)字值，以在一個采樣周期內(nèi)收斂到最終數(shù)字值。

比較器126比較來自DAC 120的VDAC和采樣電壓VSH，以產(chǎn)生一個差分比較結(jié)果VCOMP+、VCOMP-。校正異步SAR 130使用該比較結(jié)果VCOMP+、VCOMP-，來確定當(dāng)前數(shù)字比特是1或0，然后調(diào)整該N數(shù)字比特用于測試轉(zhuǎn)換期間的下一比特，并使用DAC 120調(diào)整VDAC。

校正異步SAR 130產(chǎn)生一個控制信號到比較器126。比較時鐘信號COMP_CLK觸發(fā)比較器126比較其輸入并產(chǎn)生其輸出。

有效檢測器140比較來自比較器126的差分比較結(jié)果VCOMP+、VCOMP-以產(chǎn)生有效信號VALID。當(dāng)VCOMP+、VCOMP-的電壓相互接近時，有效檢測器140解除信號VALID。一旦VCOMP+和VCOMP-相差足夠大，有效檢測器140就驅(qū)動VALID至高。例如，有效檢測器140可以等待直到VCOMP+、VCOMP-達(dá)到全邏輯1和邏輯0電壓電平，或可以等待直到一個預(yù)設(shè)電壓差，如0.1伏特，或可以讓所需電壓差由跟蹤其它電路的過程、供電電壓、溫度、和其它運(yùn)行條件來設(shè)置。

對每個成功轉(zhuǎn)換的數(shù)字比特，有效檢測器140產(chǎn)生一個VALID脈沖。校正異步SAR 130統(tǒng)計VALID信號的數(shù)目。一旦VALID信號的數(shù)目等于將被轉(zhuǎn)換的比特數(shù)目N，校正異步SAR 130就產(chǎn)生一個轉(zhuǎn)換結(jié)束信號EOC。EOC信號表示全N-比特值被成功轉(zhuǎn)換。

當(dāng)下一個系統(tǒng)時鐘沿SYS_CLK到達(dá)但EOC還沒產(chǎn)生時，檢測到一個錯誤。在N比特的其中一個比特被轉(zhuǎn)換期間，比較器126變成亞穩(wěn)態(tài)的，且不能驅(qū)動其VCOMP+、COMP-輸出結(jié)果至高和低。LSB的轉(zhuǎn)換從沒發(fā)生，因為校正異步SAR 130正在等待來自有效檢測器140的VALID信號，然后才會移動到下一個數(shù)字比特。

校正異步SAR 130包含校正邏輯，校正邏輯的實(shí)施程序如圖9所示。成功轉(zhuǎn)換的較高M(jìn)SB比特位被保留，但比較器126懸著(hang on)的亞穩(wěn)態(tài)比特被強(qiáng)制為1，而亞穩(wěn)態(tài)比特位之后的較低比特位全部被強(qiáng)制為0。亞穩(wěn)態(tài)誤差通過強(qiáng)制較低比特位為100…000(這是一半未知比特的值)得以糾正。因此，校正為未轉(zhuǎn)換比特提供了近似估計。較低比特位的真實(shí)值可能是111…111或000…000或其間的任何值，因此100…000是可能值范圍的一半，或可能值的平均值。

圖5是檢測且糾正亞穩(wěn)態(tài)誤差的校正異步SAR的結(jié)構(gòu)示意圖。有效檢測器140(圖4)產(chǎn)生的VALID信號施加到時鐘輸入，以時鐘控制比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28。比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28被SAMP_RS清空，SAMP_RS是采樣時鐘的逆。因此，當(dāng)模擬輸入被采樣時，比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28全部被清空至0。第一比特轉(zhuǎn)換計數(shù)觸發(fā)器20的D輸入被拉高，而其它D輸入則接收比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28鏈里的前一個觸發(fā)器的Q輸出。對每個接收的VALID，1就從左邊移入到比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28。因此，比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28將當(dāng)前采樣轉(zhuǎn)換的有效比特數(shù)目的計數(shù)，存儲為一個溫度計碼。

對一個10-比特ADC，比特轉(zhuǎn)換計數(shù)觸發(fā)器20的Q輸出是S9，當(dāng)比特D9已經(jīng)轉(zhuǎn)換時，S9為1。比特轉(zhuǎn)換計數(shù)觸發(fā)器22的Q輸出是S8，當(dāng)比特D8已經(jīng)轉(zhuǎn)換時，S8為1。類似地，比特轉(zhuǎn)換計數(shù)觸發(fā)器24的Q輸出是S7，當(dāng)比特D7已經(jīng)轉(zhuǎn)換時，S7數(shù)值為1。一旦所有的10比特位都已經(jīng)轉(zhuǎn)換好了，10個VALID脈沖都接收到了，那么最后一個比特轉(zhuǎn)換計數(shù)觸發(fā)器28的Q輸出走高，顯示D0已經(jīng)轉(zhuǎn)換。這個最后的Q輸出是S0，也是EOC，顯示轉(zhuǎn)換已經(jīng)結(jié)束，因為所有的10個比特位已經(jīng)轉(zhuǎn)換了。

比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28的每個Q輸出，S9到S0，都一一相應(yīng)施加到比較結(jié)果觸發(fā)器30、32、34、…38的時鐘輸入上。比較結(jié)果觸發(fā)器30、32、34、…38的D輸入接收比較器126的非逆比較輸出VCOMP+。

當(dāng)MSB轉(zhuǎn)換時，S9到S0全為低。一旦有效檢測器140檢測到來自比較器126的有效數(shù)據(jù)，那么VALID脈沖至高，第一個比特轉(zhuǎn)換計數(shù)觸發(fā)器20被時鐘控制，S9從低變化到高。S8到S0保持低。走高的S9時鐘控制第一個比較結(jié)果觸發(fā)器30，使得其D輸入上的VCOMP+值存儲在第一比較結(jié)果觸發(fā)器30里，作為D9，即MSB。

然后校正異步SAR 130調(diào)整DAC 120的輸出，以比較下一個數(shù)據(jù)比特D8。S9為高，但S8至S0全是低。一旦有效檢測器140檢測到來自比較器126的有效數(shù)據(jù)，那么VALID第二次脈沖至高，第二個比特轉(zhuǎn)換計數(shù)觸發(fā)器22被時鐘控制，S8從低變化到高。S9仍然為高，S7至S0仍然為低。走高的S8時鐘控制第二個比較結(jié)果觸發(fā)器32，使得其D輸入上的VCOMP+值存儲在第二比較結(jié)果觸發(fā)器32里，作為D8，即第二MSB。然后，校正異步SAR 130調(diào)整DAC 120的輸出，以比較第三數(shù)據(jù)比特D7。繼續(xù)這個過程，即相繼的比特位被逐次采集到相繼的比較結(jié)果觸發(fā)器30、32、34、…38里，直到所有10個比特位都被轉(zhuǎn)換和存儲。

當(dāng)沒有誤差發(fā)生時，數(shù)據(jù)校正器150能夠通過數(shù)據(jù)D9:0，不作修改。來自比較結(jié)果觸發(fā)器30、32、34、…38的數(shù)據(jù)D9:0通過數(shù)據(jù)校正器150，得到校正的數(shù)據(jù)輸出CD9:0?；蛘?，使用復(fù)用器(圖中未顯示)來選擇D9:0而不是CD9:0。

當(dāng)亞穩(wěn)態(tài)錯誤發(fā)生時，對導(dǎo)致亞穩(wěn)態(tài)的比特位不產(chǎn)生VALID。轉(zhuǎn)換暫停。在系統(tǒng)時鐘結(jié)束時，如果EOC仍然為低，一些比特位還沒有轉(zhuǎn)換。然后，數(shù)據(jù)校正器150被觸發(fā)使用S9:0從原始數(shù)據(jù)D9:0產(chǎn)生校正的數(shù)據(jù)CD9:0，以檢測亞穩(wěn)態(tài)發(fā)生在哪里。

校正數(shù)據(jù)的產(chǎn)生如圖9所示。通過檢查狀態(tài)比特S9:0，可以找到最后那個好數(shù)據(jù)的位置。比特S9:0是那些已經(jīng)成功轉(zhuǎn)換的、能夠不作修改地傳遞到那個校正輸出。但是，第一或最左邊(最高有效)為0的狀態(tài)比特就是走向亞穩(wěn)態(tài)的比特位。在這個亞穩(wěn)態(tài)位置將其數(shù)據(jù)強(qiáng)制為1。然后，在該亞穩(wěn)態(tài)位置之后所有剩下的LSB都被數(shù)據(jù)校正器150強(qiáng)制為0。數(shù)據(jù)校正器150可以是一個組合邏輯模塊。

校正異步SAR 130也可以產(chǎn)生一個COMP_CLK時序信號。當(dāng)VALID為低時，或非門48驅(qū)動COMP_CLK至高，采樣時鐘為低，EOC為低。COMP_CLK是比較器126的控制信號。當(dāng)完成采樣時并在轉(zhuǎn)換結(jié)束信號EOC到達(dá)之前，該控制信號脈沖至高；當(dāng)VALID處于off狀態(tài)并且比較器126應(yīng)該是on狀態(tài)時，該控制信號脈沖至高；一旦完成每個比特位的轉(zhuǎn)換，該控制信號和VALID一起脈沖至低。

圖6是沒有亞穩(wěn)態(tài)發(fā)生時使用校正異步SAR進(jìn)行數(shù)據(jù)轉(zhuǎn)換的時序示意圖。在每個系統(tǒng)時鐘SYS_CLK周期開始時，開始信號START_N脈沖至低。在每個系統(tǒng)時鐘周期開始時，采樣時鐘SAMP_CLK脈沖至高，以采集模擬信號到采樣保持電路124里(圖2)。對每個系統(tǒng)時鐘周期，一個模擬信號被采集，并被轉(zhuǎn)換成一個10比特數(shù)字值。

一旦完成采樣，比較器時鐘信號COMP_CLK被驅(qū)動至高，對有效檢測器140所產(chǎn)生的每個VALID，COMP_CLK脈沖至低。一旦所有10比特已經(jīng)轉(zhuǎn)換完畢，EOC走高，COMP_CLK直到下一個系統(tǒng)時鐘周期才再脈沖至高。COMP_CLK開啟比較器126以比較采樣模擬值和當(dāng)前VDAC，當(dāng)前VDAC是根據(jù)來自校正異步SAR 130的當(dāng)前N-比特測試值而產(chǎn)生的。

一旦比較器126已經(jīng)有足夠時間來解析在其輸入上的電壓差，它就驅(qū)動其輸出至高或低。有效檢測器140檢測比較器輸出何時已經(jīng)達(dá)到一個邏輯閾值以便可讀為有效數(shù)據(jù)。達(dá)到邏輯閾值所需的時間量是變化的。當(dāng)輸入上的電壓差很小時，可能需要較長的時間。時間取決于數(shù)據(jù)，但對LSB趨向增加。最終，產(chǎn)生VALID，其中一個狀態(tài)比特由時鐘控制且走高；首先是S9，其次是S8、接著是S7等。最后，S1和S0走高，S0和EOC可以是同一信號。

當(dāng)每個VALID出現(xiàn)時，比較器126產(chǎn)生的數(shù)據(jù)VCOMP+被鎖存在其中一個比較結(jié)果觸發(fā)器30、32、34、…38里。當(dāng)每個VALID出現(xiàn)時，原始數(shù)據(jù)D9:0逐比特被捕獲。因為沒有誤差發(fā)生，原始數(shù)據(jù)D9:0作為校正數(shù)據(jù)CD9:0通過。

數(shù)據(jù)校正器150在其輸入上連續(xù)運(yùn)行，并在轉(zhuǎn)換期間每個其他數(shù)據(jù)比特和狀態(tài)比特產(chǎn)生時發(fā)生變化。一旦最后一個數(shù)據(jù)比特轉(zhuǎn)換完畢，最后一個VALID出現(xiàn)且觸發(fā)EOC信號。只要EOC出現(xiàn)在SYS_CLK的下一個上升沿之前，就表示沒有誤差信號出現(xiàn)。但是，如果EOC在下一個系統(tǒng)時鐘上升沿仍然保持低，就表示有誤差信號出現(xiàn)，需要使用數(shù)據(jù)校正器150的校正數(shù)據(jù)。隨著越來越多的數(shù)據(jù)被轉(zhuǎn)換，如果允許數(shù)據(jù)校正器150連續(xù)修改其輸出，將很容易在SYS_CLK的上升沿輸出校正數(shù)據(jù)?？梢赃m當(dāng)增加鎖存當(dāng)前數(shù)據(jù)時的輕微延遲，以給數(shù)據(jù)校正器150提供多一點(diǎn)時間去校正數(shù)據(jù)。

圖7是當(dāng)有亞穩(wěn)態(tài)出現(xiàn)時使用校正異步SAR進(jìn)行數(shù)據(jù)轉(zhuǎn)換的時序示意圖。在系統(tǒng)時鐘的上升邊沿，模擬電壓被采樣。一旦SAMP_CLK走低，COMP_CLK走高以啟動比較器126。在一段短時間之后，當(dāng)MSB已經(jīng)被轉(zhuǎn)換，則VALID走高。D9被鎖存。接著，COMP_CLK第二次走高，D8被轉(zhuǎn)換和存儲。然后出現(xiàn)其后的COMP_CLK和VALID脈沖以轉(zhuǎn)換D7、D6、D5和D4。

但是，當(dāng)COMP_CLK走高，比較器126能夠轉(zhuǎn)換D3時，在系統(tǒng)時鐘的下一個上升沿之前沒有VALID脈沖產(chǎn)生。在比較器126內(nèi)發(fā)生一個亞穩(wěn)態(tài)事件。比較器126的VCOMP+、VCOMP-輸出太接近其中間點(diǎn)，沒有集中到高和低的邏輯狀態(tài)。

根據(jù)狀態(tài)比特和原始數(shù)據(jù)比特的最近輸入，數(shù)據(jù)校正器150產(chǎn)生校正數(shù)據(jù)。有效計數(shù)器K是6，因為產(chǎn)生了6個VALID脈沖，6個數(shù)據(jù)比特已經(jīng)成功轉(zhuǎn)換，D9到D4。

對S9至S4，狀態(tài)位是1，而對S3至S0，狀態(tài)位是0。因為S3是最左邊的0，亞穩(wěn)態(tài)比特是D3。數(shù)據(jù)校正器150將不作修改地通過原始數(shù)據(jù)比特D9至D4，但強(qiáng)制CD3為1，并強(qiáng)制CD2、CD1和CD0為0。

當(dāng)系統(tǒng)時鐘SYS_CLK的下一個上升沿出現(xiàn)，EOC為低時，表示出現(xiàn)一個誤差信號。數(shù)據(jù)校正器150產(chǎn)生的校正數(shù)據(jù)CD9:0被鎖存，而不是來自比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28的原始數(shù)據(jù)。下一個模擬電壓由SAMP_CLK采樣，然后在下一個周期內(nèi)被轉(zhuǎn)換成數(shù)據(jù)。

圖8是在每個系統(tǒng)時鐘周期內(nèi)數(shù)據(jù)采樣和轉(zhuǎn)換的流程圖。該過程對每個系統(tǒng)時鐘重復(fù)進(jìn)行。當(dāng)系統(tǒng)時鐘的下一個上升沿出現(xiàn)時，該過程停止在任何一步驟，然后重置到第一步驟202。因此該過程是和系統(tǒng)時鐘同步的。

在第一步驟202，系統(tǒng)時鐘的上升沿使得采樣時鐘被激活。當(dāng)該采樣時鐘是激活狀態(tài)時，在步驟204，模擬輸入電壓VIN被采樣保持電路124采樣并保持作為采樣電壓VSH。在步驟206，有效計數(shù)器K被清空為0，指數(shù)變量N被設(shè)置為MSB，例如對一個10比特ADC設(shè)為9。

校正異步SAR 130產(chǎn)生一個N比特數(shù)字值進(jìn)行測試，如1000000000。在步驟208，該測試值施加到DAC 120以產(chǎn)生DAC電壓VDAC。一旦采樣時鐘結(jié)束，COMP_CLK走高，比較器126開啟，在步驟210，比較VDAC和VSH。一旦有效檢測器140產(chǎn)生VALID，比較結(jié)果被輸出到校正異步SAR 130，存儲在比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28里。在步驟212，當(dāng)產(chǎn)生VALID時，有效計數(shù)器K遞增，數(shù)據(jù)比較結(jié)果被存儲為原始數(shù)據(jù)。

在步驟214，當(dāng)已經(jīng)達(dá)到LSB時，在步驟218，產(chǎn)生轉(zhuǎn)換結(jié)束信號EOC。有效計數(shù)器K現(xiàn)在等于轉(zhuǎn)換的比特數(shù)目N(或N+1，被看作是比特0的LSB)。

在步驟214，當(dāng)還沒有達(dá)到LSB時，在步驟216，指數(shù)變量N減少1，然后轉(zhuǎn)換下一個比特，循環(huán)回到步驟208。如果系統(tǒng)時鐘的下一個邊沿發(fā)生在過程行進(jìn)到步驟218之前，則不會產(chǎn)生EOC，并檢測到一個亞穩(wěn)態(tài)誤差。當(dāng)系統(tǒng)時鐘的下一個邊沿出現(xiàn)時，不管當(dāng)前步驟在哪里,過程將重置到步驟202。

圖9是在每個系統(tǒng)時鐘周期結(jié)束時誤差校正的流程圖。當(dāng)系統(tǒng)在步驟240，時鐘的上升沿出現(xiàn)時，該過程開始。在步驟242，如果EOC為高，轉(zhuǎn)換結(jié)束，然后最后一個周期結(jié)束。沒有亞穩(wěn)態(tài)事件發(fā)生，在步驟244輸出原始數(shù)據(jù)D9:0。

在步驟242，如果EOC為低，在最后一個系統(tǒng)時鐘周期內(nèi)沒有成功完成轉(zhuǎn)換。出現(xiàn)了一個亞穩(wěn)態(tài)事件。一些數(shù)據(jù)是錯誤且不可靠的。

例如通過找到在比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28里的最左邊的0，來讀取有效計數(shù)器K。在步驟246，K是被成功轉(zhuǎn)換的有效比特的數(shù)目，或是VALID脈沖的數(shù)目。數(shù)據(jù)校正器150強(qiáng)制最左邊未被轉(zhuǎn)換的比特、在MSB-K上的亞穩(wěn)態(tài)比特為高(即1)，所有剩余的LSB比特為0。因此，在步驟248，未被轉(zhuǎn)換的比特被強(qiáng)制為100…00。

在步驟250，保留那些被成功轉(zhuǎn)換的較高的K個比特。在步驟252，數(shù)據(jù)校正器150將較高的K個原始數(shù)據(jù)比特和強(qiáng)制為1000…00的較低比特串接在一起，形成校正數(shù)據(jù)。

那些被成功轉(zhuǎn)換的數(shù)據(jù)比特被保留，但亞穩(wěn)態(tài)和未知的比特被強(qiáng)制為一個已知狀態(tài)。將該已知狀態(tài)選擇為可能數(shù)值范圍的一半。

【其它實(shí)施例】

發(fā)明人還想到一些其他的實(shí)施例。例如，時鐘和其它信號可以被門控、無效、斷電、緩沖、延遲或有其它改變。本系統(tǒng)對各種應(yīng)用是有用的，如RF采樣系統(tǒng)、BLE、WIFI、RFID標(biāo)簽、系統(tǒng)級芯片(SoC)數(shù)據(jù)采集接口如用于存儲器、視頻或音頻數(shù)據(jù)、和多通道時間交替ADC。基準(zhǔn)諸如帶隙基準(zhǔn)可以用于DAC。盡管已經(jīng)描述了模擬電壓感應(yīng)，但是可以借著模擬電流通過電阻來感應(yīng)，從而形成一個模擬電壓。

有效檢測器140可以實(shí)施為一個異或(XOR)門?？梢哉{(diào)整晶體管尺寸和比例以改變將要觸發(fā)產(chǎn)生VALID的電壓，或調(diào)整邏輯閾值以觸發(fā)點(diǎn)。可以添加磁滯。

可以不強(qiáng)制亞穩(wěn)態(tài)和未知較低比特為100…000，可以替換為其它強(qiáng)制值。例如，較低比特可以被強(qiáng)制為全是0或全是1。但是，當(dāng)誤差發(fā)生時，使用中間值有助于平滑數(shù)字化曲線。與強(qiáng)制為100…000的簡單邏輯相比，使用其它強(qiáng)制值可能會增加復(fù)雜度和數(shù)據(jù)校正器150的邏輯延遲。另一種簡單實(shí)施可以是強(qiáng)制較低比特為011…111。

可以不使用比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28來計數(shù)K，可以替換為其它類型計數(shù)器，如一個簡單的二進(jìn)制計數(shù)器。可以添加一個溫度計碼二進(jìn)制邏輯時鐘到比特轉(zhuǎn)換計數(shù)觸發(fā)器20、22、24、…28以獲取二進(jìn)制格式的K。

可以調(diào)整指數(shù)變量K和N，將LSB認(rèn)為是彼特0或比特1，或一些其它值。值可以被移位、轉(zhuǎn)化、或以各種方式處理。比較時鐘COMP_CLK不是一個真正的時鐘，更像是一個啟動信號。

可以替換使用不同類型的紋波計數(shù)器或異步計數(shù)器。SAR可以產(chǎn)生不同次序的測試值，并施加以產(chǎn)生VDAC用于轉(zhuǎn)換期間測試比特。雖然已經(jīng)描述了D型觸發(fā)器，但可以替換使用其他存儲元件，如J-K觸發(fā)器、S-R鎖存器、D-型鎖存器、雙穩(wěn)態(tài)等。也可以使用不同的時鐘控制方法。

可以使用單端或全差分ADC。可以在真和補(bǔ)節(jié)點(diǎn)之間添加均衡開關(guān)用于重置和均衡?？梢蕴砑有?zhǔn)硬件和程序。ADC或其他邏輯可以是互相交錯，可以使用或添加子-ADC/DAC。使用開關(guān)電容器的其他電路可以納入本發(fā)明，如開關(guān)電容器可編程增益殘留放大器。

可以調(diào)整比特的數(shù)目。例如，可以使用15比特位的ADC，或8比特位或描述的10比特位。對不同的精確度，可以替換使用不同數(shù)目的比特位，比特位的數(shù)目可以是固定的或可變的。

差分和單端模擬電壓可以轉(zhuǎn)換。單端模擬電壓可以施加到一個差分輸入，而一個基準(zhǔn)電壓可以施加到其他差分輸入。采樣保持電路124可以是模擬開關(guān)、電容器、運(yùn)算放大器以及不同組合的一個電路、單元、或網(wǎng)絡(luò)?？梢允褂脿顟B(tài)機(jī)、固件、軟件、或硬件來控制時序，如來自校正異步SAR 130的測試數(shù)字值。

一些實(shí)施例可能并不使用所有元件。例如，在一些實(shí)施例里可以添加或去掉開關(guān)和緩沖器?？梢允褂貌煌愋偷拈_關(guān)，如2-路開關(guān)或3-路開關(guān)?？梢允褂脧?fù)用器作為開關(guān)?？梢蕴砑虞斎腚娮杵鞯絍IN，或使用更復(fù)雜的輸入濾波器?？梢允褂枚嗉夐_關(guān)，如使用2-路開關(guān)切換，然后一個總開關(guān)連接VDD或GND到這些2-路開關(guān)。

雖然已經(jīng)描述了二進(jìn)制加權(quán)轉(zhuǎn)換，可以替換使用其它加權(quán)，如十進(jìn)制加權(quán)、公倍數(shù)加權(quán)或線型加權(quán)、或八進(jìn)制加權(quán)。數(shù)字值可以以這些數(shù)字系統(tǒng)方式，如八進(jìn)制數(shù)而不是二進(jìn)制數(shù)。

通過互換反相和非反相輸入，可以增加逆變，但是不改變整個功能，因此可以看成是等同的。電阻和電容值可以以不同的方式變化?？梢栽黾与娙萜?、電阻器和其他濾波元件。開關(guān)可以是n溝道晶體管、p溝道晶體管，或具有并聯(lián)的n溝道和p溝道晶體管的傳輸門，或更復(fù)雜的電路，可以是無源的或有源的，放大的或非放大的。

可在各種節(jié)點(diǎn)處添加額外組件，例如電阻器、電容器、電感器、晶體管等，且還可存在寄生組件。啟用和停用所述電路可用額外晶體管或以其它方式實(shí)現(xiàn)?？商砑觽魉烷T晶體管或傳輸門以用于隔離。

可添加逆變或額外緩沖。晶體管和電容器的最終尺寸可在電路模擬或現(xiàn)場測試之后選擇。金屬掩模選項或其它可編程組件可用以選擇最終電容器、電阻器或晶體管尺寸。電容器可以并聯(lián)連接在一起以產(chǎn)生更大的電容器，其和某些電容器尺寸有相同的邊緣或外圍效應(yīng)。

本發(fā)明的背景部分可以包括有關(guān)本發(fā)明問題或環(huán)境的背景信息，而不僅僅是描述的現(xiàn)有技術(shù)。因此，在背景部分內(nèi)包含的材料并不是申請者所認(rèn)同的現(xiàn)有技術(shù)。

在此描述的任何方法或過程是機(jī)器實(shí)施的或計算機(jī)實(shí)施的，并意在由機(jī)器、計算機(jī)或其它裝置執(zhí)行，而并不是意在僅依靠人而不需要機(jī)器協(xié)助來執(zhí)行。產(chǎn)生的有形結(jié)果可以包括報告或其它機(jī)器生成的在顯示器上顯示的展示，如計算機(jī)監(jiān)控器、投影儀裝置、音頻產(chǎn)生裝置和相關(guān)媒體裝置，并可以包括同樣由機(jī)器產(chǎn)生的硬拷貝打印輸出。其它機(jī)器的計算機(jī)控制是另一個有形結(jié)果。

描述的任何優(yōu)勢和好處可能不適合本發(fā)明的所有實(shí)施例。當(dāng)權(quán)利要求的要素中出現(xiàn)“裝置”時，申請人意在使該權(quán)利要求的要素落入美國專利法第112部分第6段的規(guī)定。通常有一個或多個單詞出現(xiàn)在“裝置”之前。在“裝置”之前的單詞是一個參考權(quán)利要求元素的簡易標(biāo)記，而不是意在表達(dá)一個結(jié)構(gòu)限制。這種“裝置加功能”的權(quán)利要求意在不僅包括在此所述的用來執(zhí)行此功能的結(jié)構(gòu)及其結(jié)構(gòu)等同物，而且包括等同的結(jié)構(gòu)。例如，盡管釘子和螺絲釘具有不同的結(jié)構(gòu)，但它們是等同的結(jié)構(gòu)，因為它們都執(zhí)行固定的功能。對于未使用“裝置”的權(quán)利要求，該權(quán)利要求不意在落入美國專利法第112部分第6段的規(guī)定。信號通常是電子信號，但也可以是光纖上的光信號。

為了敘述本發(fā)明，前面已經(jīng)描述了本發(fā)明的實(shí)施例。但是，這并不是窮盡性地或限制本發(fā)明的范圍。根據(jù)本發(fā)明的上述教義，許多改進(jìn)和變化是可能的。本發(fā)明的范圍并不受制于詳細(xì)描述，而是受限于所附的權(quán)利要求。