本發(fā)明為一種環(huán)形振蕩器，尤其是一種對電源電壓不敏感的環(huán)形振蕩器。

背景技術：

當前較大規(guī)模的集成電路系統(tǒng)中，數(shù)字部分電路都需要一個比較精準的時鐘信號，用作同步信號及定時信號。傳統(tǒng)的時鐘信號使用片外石英晶體振蕩器得到，石英晶體振蕩器具有很高的穩(wěn)定性，但是難以集成到片內(nèi)，而且成本較高。因此越來越多的電路采用內(nèi)部集成的時鐘振蕩器，常見的有環(huán)形振蕩器、張弛振蕩器和LC振蕩器。其中環(huán)形振蕩器因為結構簡單，功耗較小被很多廣泛采用，但是由于穩(wěn)定度不高，只用于對時鐘信號要求不高的系統(tǒng)中。

參見圖1，為了提高環(huán)形振蕩器的穩(wěn)定性，一種由電流控制的環(huán)形振蕩器結構被發(fā)明出來。通過控制反相器上拉電流與下拉電流，使反相器的上升沿下降沿延時可控，以獲得較為穩(wěn)定的振蕩頻率。但該結構仍然有一個明顯的弊端，其隨電源電壓變化會有明顯的頻率抖動。

技術實現(xiàn)要素：

為了解決背景技術中存在的上述技術問題，本發(fā)明提供一種對電源電壓不敏感的環(huán)形振蕩器，能夠極大的減弱電源電壓對反相器延遲單元的影響，從而提高振蕩器精度。

本發(fā)明的技術解決方案是：本發(fā)明為一種環(huán)形振蕩器，其特殊之處在于：該振蕩器包括電流電壓轉換單元、振蕩單元和分頻電路，電流電壓轉換單元與振蕩單元連接，振蕩單元與分頻電路連接。

上述電流電壓轉換單元由兩個二極管連接的N型場效應晶體管串聯(lián)構成。

上述振蕩單元包括延遲單元，延遲單元包含上拉管P2和下拉管N16，上拉管P2源端接電源，柵極接延遲單元的輸入，漏端接輸出；下拉管N16源端接鏡像電流源輸出，柵極接延遲單元輸入，漏端接輸出；延遲單元包含由鏡像管N6和共源共柵管N5組成的鏡像電流源，鏡像管N6的漏端與共源共柵管N5的源端相連，鏡像管N6的源端接地，共源共柵管N5漏端接下拉管N16的源端，鏡像管N6的柵極接偏置電壓Vb，共源共柵管N5的柵極接共源共柵電壓Vc；偏置電壓Vb與共源共柵電壓Vc由電流電壓轉換單元產(chǎn)生。

上述延遲單元中還包含一個NMOS管構成的反饋管，反饋管的柵極接延遲單元輸出，漏端接延遲單元輸入，源端接地。

上述延遲單元中還包含一個NMOS管構成的負載電容，電容的柵極連接延遲單元輸出，源端漏端接地。

上述分頻電路為二分頻電路,由D觸發(fā)器與反相器構成，反相器將D觸發(fā)器的Q端輸出反相后接D觸發(fā)器的輸入端，D觸發(fā)器的CK端接振蕩單元的輸出。

上述振蕩單元包括N級相同的延遲單元，各級延遲單元的輸出端與下一級延遲單元的輸入端連接，最末級的輸出端與第一級的輸入端連接。

上述N是大于等于3的奇數(shù)。

本發(fā)明具有以下優(yōu)點：

1、本發(fā)明所采用的電流電壓轉換單元，使用共源共柵結構，能極大提高電流鏡像的精準度。

2、本發(fā)明的延遲單元，使用電流控制下降沿延遲，并去除電源電壓(VDD)對下降沿延遲的影響，使用P型場效應晶體管(PMOS)的閾值電壓(VTHP)替代；同時使用反饋加快上升沿延遲，進一步減弱VDD對振蕩器頻率的影響。

附圖說明

圖1為現(xiàn)有的電流控制的環(huán)形振蕩器的結構示意圖；

圖2為本發(fā)明中延遲單元的結構示意圖

圖3為本發(fā)明具體實施例的結構示意圖。

具體實施方式

參見圖2，3，本發(fā)明的具體實例例由電流電壓轉換單元，振蕩單元和分頻單元組成。

電流電壓轉換單元包括鏡像管與共源共柵管，分別由兩個二極管連接的N型場效應晶體管(NMOS)N1和N2串聯(lián)構成，將控制電流(IREF)轉化為控制電壓Vb與Vc。Vb與Vc控制延遲單元中下拉電流鏡像管(N3,N4,N5,N6,N7,N8)，為延遲單元提供穩(wěn)定的下拉電流。

振蕩單元包括了三個延遲單元，以延遲單元2為例描述。

包含上拉管P2和下拉管N16，上拉管P2源端接電源，柵極接延遲單元的輸入，漏端接輸出；下拉管N16源端接鏡像電流源輸出，柵極接延遲單元輸入，漏端接輸出；延遲單元包含由鏡像管N6和共源共柵管N5組成的鏡像電流源，鏡像管N6的漏端與共源共柵管N5的源端相連，鏡像管N6的源端接地，共源共柵管N5漏端接下拉管N16的源端，鏡像管N6的柵極接偏置電壓Vb，共源共柵管N5的柵極接共源共柵電壓Vc；偏置電壓Vb與共源共柵電壓Vc由電流電壓轉換單元產(chǎn)生。

鏡像管N6和共源共柵管N5采用共源共柵結構，共源共柵管N5尺寸與電流電壓轉換單元中的N1相同且柵極相連，鏡像管N6尺寸與N2相同且柵極相連。共源共柵結構能夠提高電流鏡像的精準度，使下拉電流(ID2)與控制電流(IREF)的差異縮小。

PMOS管P2與NMOS管N16分別為延遲單元的上拉管與下拉管，上拉PMOS管直接連接電源電壓(VDD)，下拉NMOS管連接電流源。

該設計可以將延遲單元的翻轉電壓控制在(VDD-VTHP)；下拉電流由電流源控制，因此，延遲單元的下降沿延遲為

其中Cout為延遲單元輸出節(jié)點電容,ID2為延遲單元下拉電流，IREF為振蕩器的控制電流。通過該公式可以看出，延遲單元的下降時間與VDD的關系被消除。

將延遲單元翻轉電壓設定為(VDD-VTHP)還有兩個額外的優(yōu)點。其一，在輸出電壓從VDD到(VDD-VTHP)范圍內(nèi)，下拉電流鏡像管不會被壓制到線性區(qū)，提高了電流的穩(wěn)定度；其二，在輸出電壓從VDD到(VDD-VTHP)范圍內(nèi)，輸出負載電容N13的電容值保持穩(wěn)定，確保在Tdf中電容的穩(wěn)定。

延遲單元的上升時間由上拉管P2決定，由于P2上拉能力遠大于延遲單元的下拉能力，所以上升延遲

Tdr<<Tdf；

反饋管N10的存在，可以進一步減小延遲單元的上升時間。具體過程如下：

當PH3上升到高于(VDD-VTHP)是，PH1開始下降；當PH1下降到(VDD-VTHP)時，P2管開啟，此時PH2維持在電源地，但由于P2尺寸遠大于N11，PH2開始上升，當PH2上升到NMOS閾值電壓(VTHN)時，N10管打開，迅速將PH1拉低。

延遲單元中還包含一個NMOS管構成的電容N13，它的柵極連接延遲單元輸出，源端漏端接地。電容的存在可以進一步拉大上升沿延遲與下降沿延遲的差距，減小上升沿延遲在該設計中的影響，穩(wěn)定振蕩器的頻率。

綜上所述，振蕩器的輸出頻率為：

其中，N為延遲單元的級數(shù)，N是大于等于3的奇數(shù)，本實例中N＝3。