本發(fā)明涉及電子電路技術領域，尤其涉及一種逐次逼近寄存器型模數(shù)轉換器、校正方法及電子裝置。

背景技術：

在先進的集成電路工藝中，當無源元件(更具體地，電容器)并不小時，該無源元件(如電容器)很可能有不匹配(mismatch)的問題。如此導致要求高精度的電路的性能低下(如，低的分辨率)，特別是對于含有cdac(capacitor-baseddigital-to-analogconverter，基于電容器的數(shù)模轉換器)的adc(analog-to-digitalconverter，模數(shù)轉換器)，諸如sar(successiveapproximationregister，逐次逼近寄存器型)adc。因此，在本領域中，極切地期望一種用于adc的校正機制，能夠校正由電容器引起的不匹配，從而得到高分辨率。

技術實現(xiàn)要素：

有鑒于此，本發(fā)明實施例提供了一種逐次逼近寄存器型模數(shù)轉換器、校正方法及電子裝置，能夠實現(xiàn)高分辯率。

本發(fā)明提供了一種逐次逼近寄存器型模數(shù)轉換器，包括：比較模塊，用于產生第一比較結果和第二比較結果，其中該第一比較結果是通過比較該逐次逼近寄存器型模數(shù)轉換器的輸入電壓值與第一電壓值而產生的，該第二比較結果是通過比較該輸入電壓值與第二電壓值而產生的；以及校正模塊，耦接至該比較模塊，用于根據(jù)該第一比較結果和該第二比較結果來產生測量結果，其中該測量結果用來確定該輸入電壓是否在預定的電壓范圍內，并且該校正模塊用于根據(jù)該測量結果進入校正模式。

其中，當該測量結果確定該輸入電壓值在該預定的電壓范圍內時，該校正電路進入校正模式。

其中，還包括：逐次逼近寄存器型邏輯電路，用于產生n位的輸出信號，其中n為正整數(shù)；其中，該校正電路用于根據(jù)該測量結果，對該n位的輸出信號中的至少一位執(zhí)行加權數(shù)校正操作。

其中，該至少一位中的每一位均對應一個加權數(shù)。

其中，該校正電路，用于順序地和反復地對該至少一位中的每一位執(zhí)行該加權數(shù)校正操作，其中第n位為該輸出信號的最高有效位。

其中，還包括：數(shù)字修正電路，用于調整該至少一位中的每一位對應的加權數(shù)。

其中，還包括：基于電容器的數(shù)模轉換器，與該比較模塊耦接，用于對輸入電壓進行采樣，以生成采樣輸入電壓，其中該采樣輸入電壓作為該逐次逼近寄存器型模數(shù)轉換器的該輸入電壓值；其中，該基于電容器的數(shù)模轉換器包括：多個電容器以及對應該多個電容器的多個開關，其中每個電容器對應該輸出信號中的一位。

其中，該逐次逼近寄存器型邏輯電路，用于將該輸出信號中的第k位設置為第一邏輯值，以產生第一輸出結果，其中k為不大于n的正整數(shù)；以及，將該輸出信號中的該第k位設置為第二邏輯值，以產生第二輸出結果，其中該第二邏輯值不同于該第一邏輯值；

其中，該第一輸出結果是在該第k位被設置為該第一邏輯值之后，從該輸出信號的加權和產生，以及該第二輸出結果是在該第k位被設置為該第二邏輯值之后，從該輸出信號的加權和產生；

該校正電路，用于根據(jù)該第一輸出結果和該第二輸出結果，調整該第k位對應的加權數(shù)；

其中，當該輸出信號的第k位被設置為該第一邏輯值或該第二邏輯值時，將共模電壓提供至該輸出信號的第k+1位至第n位各自對應的電容器。

本發(fā)明提供了一種校正方法，用于逐次逼近寄存器型模數(shù)轉換器，包括：確定該逐次逼近寄存器型模數(shù)轉換器的輸入電壓值是否在預定的電壓范圍內；產生n位的輸出信號，其中n為正整數(shù)；以及當該輸入電壓值在該預定的電壓范圍內時，對該輸出信號中的至少一位中的每一位執(zhí)行加權數(shù)校正，其中該至少一位中的每一位均對應一個加權數(shù)；其中，對該至少一位中的每一位執(zhí)行加權數(shù)校正，包括：調整該至少一位中的每一位對應的加權數(shù)。

其中，該逐次逼近寄存器型模數(shù)轉換器為n位的逐次逼近寄存器型模數(shù)轉換器，并且包括：逐次逼近寄存器邏輯電路，用于輸出該n位的輸出信號，其中第n位為該輸出信號的最高有效位，并且所述方法進一步包括：順序和反復地對該至少一位中的每一位執(zhí)行該加權數(shù)校正操作。

其中，該調整該至少一位中的每一位對應的加權數(shù)，包括：將該輸出信號中的第k位設置為第一邏輯值，以產生第一輸出結果，其中k為不大于n的正整數(shù)；將該輸出信號中的該第k位設置為第二邏輯值，以產生第二輸出結果，其中該第二邏輯值不同于該第一邏輯值；其中，該第一輸出結果是在第k位被設置為該第一邏輯值之后，從該輸出信號的加權和產生，以及該第二輸出結果是在該第k位被設置為該第二邏輯值之后，從該輸出信號的加權和產生；根據(jù)該第一輸出結果和該第二輸出結果，調整該第k位對應的加權數(shù)；當該輸出信號的第k位被設置為該第一邏輯值或該第二邏輯值設置時，將共模電壓提供至該輸出信號的第k+1位至第n位各自對應的電容器。

其中，該將該輸出信號中的第k位設置為第一邏輯值，以產生第一輸出結果，包括：將該輸出信號中的第k位設置為該第一邏輯值之后，得到該逐次逼近寄存器邏輯電路的預定數(shù)量個輸出信號；將該預定數(shù)量個輸出信號的加權和相加，以得到該第一輸出結果；

其中，該將該輸出信號中的該第k位設置為第二邏輯值，以產生第二輸出結果，包括：將該輸出信號中的第k位設置為該第二邏輯值之后，得到該逐次逼近寄存器邏輯電路的預定數(shù)量個輸出信號；將該預定數(shù)量個輸出信號的加權和相加，以得到該第二輸出結果。

其中，該第一邏輯值為0，該第二邏輯值為1；

該調整該第k位對應的加權數(shù)，包括：

當該第一輸出結果大于該第二輸出結果時，將該第k位對應的加權數(shù)加上預定的校正值；

及/或，當該該第一輸出結果小于該第二輸出結果時，從該第k位對應的加權數(shù)中減去預定的校正值。

其中，該預定的校正值為該輸出信號的最低有效位對應的加權數(shù)的四分之一或八分之一。

本發(fā)明提供了一種電子裝置，用于校正逐次逼近寄存器型模數(shù)轉換器，包括：

存儲器，用于存儲程序代碼；以及

處理器，用于執(zhí)行該程序代碼；

其中，當該處理器裝載并執(zhí)行該程序代碼時，該程序代碼指示該處理器執(zhí)行如上方法所示的流程。

本發(fā)明提供了一種校正方法，用于逐次逼近寄存器型模數(shù)轉換器，包括：判斷該逐次逼近寄存器型模數(shù)轉換器的輸入電壓值是否在預定的電壓范圍內；產生n位的輸出信號，其中n為正整數(shù)；當該輸入電壓值在該預定的電壓范圍內時，對該n位的輸出信號中的第k位執(zhí)行加權數(shù)校正，其中該n位的輸出信號的每一位均對應一個加權數(shù)，其中第n位為該n位的輸出信號的最高有效位，其中k為1～n之間的整數(shù)；其中，對該n位的輸出信號中的第k位執(zhí)行加權數(shù)校正，包括：調整該第k位對應的加權數(shù)。

本發(fā)明實施例的有益效果是：

本發(fā)明實施例，在逐次逼近寄存器型模數(shù)轉換器，通過輸入電壓值與第一電壓值的比較結果和輸入電壓值與第二電壓值的比較結果，來觸發(fā)校正，因此能夠校正由諸如電容等元件引起的不匹配問題，從而實現(xiàn)高分辯率。

附圖說明

圖1是根據(jù)本發(fā)明實施例的saradc(逐次逼近寄存器型模數(shù)轉換器)的結構示意圖；

圖2是根據(jù)本發(fā)明實施例的saradc的結構示意圖，其示意了cdac(基于電容的dac)的一種實現(xiàn)結構；

圖3是根據(jù)本發(fā)明實施例的數(shù)字修正電路的結構示意圖；

圖4是根據(jù)本發(fā)明實施例的用于圖1所示的sardac的校正方法的流程示意圖；

圖5是根據(jù)本發(fā)明實施例的電子裝置的結構示意圖。

具體實施方式

為了使本發(fā)明所解決的技術問題、技術方案及有益效果更加清楚明白，以下結合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

在本申請說明書及權利要求當中使用了某些詞匯來指稱特定的組件。本領域技術人員應可理解，硬件制造商可能會用不同的名詞來稱呼同一個組件。本說明書及權利要求并不以名稱的差異作為區(qū)分組件的方式，而是以組件在功能上的差異作為區(qū)分的準則。在通篇說明書及權利要求當中所提及的“包括”、“包含”為一開放式的用語，故應解釋成“包括(含)但不限定于”。另外，“耦接”一詞在此為包括任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表該第一裝置可直接電氣連接至該第二裝置，或透過其它裝置或連接手段間接地電氣連接至該第二裝置。

圖1為根據(jù)本發(fā)明實施例的n位(bit)的sardac(逐次逼近寄存器型模數(shù)轉換器)的結構示意圖，其中n為正整數(shù)。本發(fā)明公開的saradc100具有校正機制，該校正機制由該saradc100中含有的校正電路160來執(zhí)行。如圖1所示，該saradc100包括：cdac(基于電容器的數(shù)模轉換器)110，比較器120，sar(逐次逼近寄存器型)邏輯電路130，第二級電路140(含有增益級電路141和saradc142)，數(shù)字修正(correction)電路150，校正(calibration)電路160和比較模塊170(含有比較器171和172)。該cdac110可以是任何形式的dac。在一個實施例中，該cdac110包括：電容陣列。該cdac110接收輸入電壓vin，并且產生采樣輸入電壓vin′，即cdac110對該輸入電壓vin進行采樣以生成采樣輸入電壓vin′。比較模塊170耦接至cdac110并且根據(jù)該采樣輸入電壓vin′來確定sardac100是否進入校正模式。具體而言，比較模塊170中的比較器171將該采樣輸入電壓vin′與(vcm+vdelta)進行比較，以生成第一比較結果，其中vcm表示共模電壓(commonvoltage)，vdelta表示電壓差。比較模塊170中的比較器172將該采樣輸入電壓vin′與(vcm－vdelta)進行比較，以生成第二比較結果。校正電路160使用該第一和第二比較結果，以生成測量結果vdet，該測量結果vdet用來確定該采樣輸入電壓vin′是否位于由(vcm+vdelta)和(vcm－vdelta)確定的電壓范圍內。在一個實施例中，該第一和第二比較結果以及該測量結果vdet均可以為邏輯值。

當該測量結果vdet指示該采樣輸入電壓vin′不位于由(vcm+vdelta)和(vcm－vdelta)所確定的電壓范圍內時，該n位的saradc100停留在正常模式(normalmode)中。該比較器120將該采樣輸入電壓vin′與共模電壓vcm進行比較，以產生比較結果。sar邏輯電路130根據(jù)該比較結果，生成輸出信號out。接著，數(shù)字修正電路150根據(jù)該輸出信號out，生成數(shù)字輸出dout。

當測量結果vdet指示該采樣輸入電壓vin′位于由(vcm+vdelta)和(vcm－vdelta)確定的電壓范圍內時，該n位的saradc100進入校正模式。在一個實施例中，電壓差vdelta可以為10mv(毫伏)。詳細的校正流程將在以下段落中討論。在其他實施例中，只要可以達成目標，該比較模塊170可以由硬件、軟件或者固件來實現(xiàn)。這些可選設計均落入本發(fā)明的范圍內。

在一個實施例中，該測量結果vdet為邏輯值。

圖2是根據(jù)本發(fā)明實施例的saradc100的實施例的結構示意圖，其主要示意了cdac110的一種具體實現(xiàn)結構。如圖2所示，該cdac110包括：多個電容器c1～cn。該多個電容器c1～cn的電容量代表加權數(shù)(weightednumbers)w1～wn，其中加權數(shù)w1～wn對應sar邏輯電路130的輸出信號out的n位，即bn,bn-1,…,bk,…,b2,b1，其中bn為輸出信號out的msb(mostsignificantbit，最高有效位)，b1為輸出信號out的lsb(leastsignificantbit，最低有效位)。cdac110還包括：多個開關sw1～swn，分別對應該多個電容器c1～cn，其中每個開關具有耦接至對應的電容器的一端和耦接至圖2中所示的參考電壓vref的另一端。sar邏輯電路130的至少一個輸出d′out控制該多個開關sw1～swn，從而確定每個開關是應該打開或者閉合。但是，需要注意的是，該多個電容器的布置以及電容器、開關和參考電壓vref之間的連接僅用作說明目的，而不是對本發(fā)明的限制。本領域技術人員應當容易理解，存在電容器的其他可實施的布置以及用于sardac的cdac110的操作。

在校正模式中，校正電路160接收sar邏輯電路130生成的輸出信號out，并且生成控制信號cs1和cs2，分別至sar邏輯電路130和cdma110；并且，校正電路160進一步用于向用于校正的數(shù)字修正電路150產生多個校正值en,en-1,…,ek，其中k為小于n的正整數(shù)。控制信號cs1和cs2用來確定n位中的哪一位或者哪些位需要被校正。

圖3為數(shù)字修正電路150的操作示意圖。如圖3所示，在校正模式中，多個校正值en,en-1,…,ek分別對應位bn,bn-1,…,bk并且指示位bn,bn-1,…,bk中的誤差項(errorterms)。校正值en,en-1,…,ek由校正電路160產生并且由數(shù)字修正電路的多個加法器addn,addn-1,…,addk接收，以將校正值en,en-1,…,ek分別與加權數(shù)wn,wn-1…,wk相加，從而校正加權數(shù)wn,wn-1…,wk。需要注意的是，k可以是從1至n的任意整數(shù)，其中k的值取決于需要被校正的位的數(shù)量。例如，在12位(即n＝12)的saradc中，k可以為8，以校正saradc的5個位(b12b11b10b9b8)。前述的示例并不是對本發(fā)明的限制。當k＝n時，僅1位需要被校正，即輸出信號out的msb。取決于將在圖4中描述的校正電路160的校正結果，該多個校正值en,en-1,…,ek中的每一個既可以為正值，也可以為負值。在加權數(shù)被更新之后，即多個加法器addn,addn-1,…,addk將校正值en,en-1,…,ek與加權數(shù)wn,wn-1,…,wk相加，數(shù)字修正電路150的多個乘法器mpn,mpn-1,…,mpk接收結果并乘上對應的位bn,bn-1,…,bk。對于那些非校正位(即bk-1,bk-2,…,b1)，數(shù)字修正電路150的乘法器mpk-1,mpk-2,…,mp1直接接收對應的加權數(shù)wk-1,wk-2,…,w1并乘上圖3所示的位bk-1,bk-2,…,b1。另外，乘法結果由數(shù)字修正電路150的加法器addsum接收，以計算圖3所示的更新的加權數(shù)(w1～wn)和對應的n位(b1～bn)的加權和，從而生成數(shù)字輸出dout。數(shù)字修正電路150執(zhí)行的這些計算不限于通過硬件來執(zhí)行。在其他的實施例中，可以通過硬件、軟件或固件來執(zhí)行這些計算。只要能夠達成目的，這些可選的設計均落入本發(fā)明的范圍內。

saradc100中含有的其他元件(例如，比較器120和第二級電路140)是本領域技術人員熟悉的。例如，為了得到更好snr(signaltonoiseratio，信噪比)的saradc100，第二級電路140包括：增益級電路141和saradc142，用來在取得輸出信號out的msb位(bn)之后，放大采樣的輸出電壓vin′的殘差(residue)。因為本發(fā)明突出校正機制，因此出于簡潔而省略了這些元件的詳細描述。校正電路160的校正方法將在下述段落中討論。

使用校正電路160的校正方法從輸出信號out的位bk,bk+1,…,至bn開始，然后返回至位bk，以此類推，從而形成背景校正(backgroundcalibration)回路。圖4中將描述用來校正每位的操作。請一并參考圖3和圖4。圖4是根據(jù)本發(fā)明實施例的用于saradc的校正方法400的流程示意圖。使用校正電路160的校正方法可以適用于從輸出信號out的位bk至bn中的每一位，并且圖4所示的校正方法400示出了作為示例的位bk。該方法的步驟不限制于圖4中所示的順序。該示范性的校正方法可以通過以下步驟簡要總結。

步驟402：開始。

步驟404：確定采樣輸入電壓是否在電壓范圍內。如果是，則至步驟406；否則至步驟404。

在步驟404中，校正電路160檢測saradc100的采樣輸入電壓vin′是否在由預定的電壓范圍形成的電壓范圍內。在本實施例中，該預定的電壓范圍可以定義為從–10mv～+10mv。在一個實施例中，該采樣輸入電壓vin′耦接至兩個比較器以確定該采樣輸入電壓vin′是否在該電壓范圍內。

步驟406：向對應位bk+1～bn的電容器ck+1～ck提供共模電壓，從而保持靜止而不被切換。

步驟406中，控制信號cs2控制對應電容器ck+1～cn的開關swk+1～swn保持靜止而不被切換，使得電容器ck+1至cn保持其電荷，其中控制信號cs2由校正電路160產生。

步驟408：設置位bk為邏輯值0。

在步驟408中，校正電路160發(fā)送控制信號cs1至sar邏輯電路130，以將輸出信號out的位bk設置為邏輯值0，以便于得到更新的輸出信號out。

步驟410：計算第一輸出結果。

在步驟410中，校正電路160通過將預定次數(shù)個更新的輸出信號out(由sar邏輯電路輸出)的加權和相加，來計算位bk被設置為邏輯值0之后的第一輸出結果os1；換句話說，在bk被設置為邏輯值0之后，得到預定個輸出信號out，然后分別計算該預定個輸出信號的加權和，最后將得到的預定個加權和相加，得到第一輸出結果os1。細節(jié)在下述示例中描述。

假設k＝5，理想的加權數(shù)為w5＝7,w4＝4,w3＝2,w2＝1,w1＝1，同時對應位b5,b4,b3,b2,b1的電容為c5＝8c,c4＝4c,c3＝2c,c2＝1c,c1＝1c，其中電容c5失配。假設預定次數(shù)為4并且在下述示例中忽略位b6至bn。在將位b5設置為邏輯值0之后，可以得到4個更新的輸出信號out1，out2，out3，out4，并且out1＝[b5b4b3b2b1]＝[01111],out2＝[b5b4b3b2b1]＝[01111],out3＝[b5b4b3b2b1]＝[01110],out4＝[b5b4b3b2b1]＝[01111]。理想地，輸出信號out在所有時間均應該為[01111]。接著，計算更新的輸出信號out1，out2，out3和out4的加權和ws1＝8,ws2＝8,ws3＝7,和ws4＝8。因此，第一輸出結果將為加權和ws1,ws2,ws3及ws4之和；因此，第一輸出結果os1＝8+8+7+8＝31。需要注意的是，預定次數(shù)可以基于設計考量來決定，并且不是對本發(fā)明的限制。在其他的實施例中，根據(jù)實際的設計考量，預定次數(shù)可以是任意的正整數(shù)。

步驟412：設置位bk為邏輯值1。

在步驟408中，校正電路160發(fā)送控制信號cs1至sar邏輯電路130，以將輸出信號out的位bk設置為邏輯值1，以便于得到更新的輸出信號out。

步驟414：計算第二輸出結果。

在步驟414中，校正電路160通過將預定次數(shù)個更新的輸出信號out(由sar邏輯電路輸出)的加權和相加，來計算位bk被設置為邏輯值1之后的第一輸出結果os1，從而計算位bk被設置為邏輯值1之后的第二輸出結果os2。

遵循上述示例，在將位b5設置為邏輯值1之后，得到4個更新的輸出信號out1，out2，out3，out4，并且out1＝[b5b4b3b2b1]＝[10000],out2＝[b5b4b3b2b1]＝[10001],out3＝[b5b4b3b2b1]＝[10000],out4＝[b5b4b3b2b1]＝[10000]。理想地，輸出信號out在所有時間均應該為[1000]。接著，計算更新的輸出信號out1，out2，out3和out4的加權和ws1＝7,ws2＝8,ws3＝7,和ws4＝7。因此，第二輸出結果為加權和ws1,ws2,ws3,和ws4之和，即第二輸出結果os2＝7+8+7+7＝29。

步驟416：確定第一輸出結果是否大于第二輸出結果。如果是，至步驟418；否則，至步驟420。

在步驟416中，校正電路160確定第一輸出結果os1是否大于第二輸出結果os2。如果第一輸出結果os1大于第二輸出結果os2，則加權數(shù)wk太小并且需要由正校正值來校正。如果第一輸出結果os1不大于第二輸出結果os2，則加權數(shù)wk太大并且需要負校正值來校正。

步驟418：產生至數(shù)字修正電路的正校正值。

在步驟418中，校正電路160確定第一輸出結果os1大于第二輸出結果os2。因此，加權數(shù)wk太小并且需要由正校正值來校正。校正電路160產生對應加權數(shù)wk的校正值ek，并且輸至數(shù)字修正電路150，即數(shù)字修正電路150將校正值ek加至加權數(shù)wk(即wk＝wk+ek)。需要注意的是，校正值ek可以為lsb值的四分之一或者lsb值的八分之一，這不是對本發(fā)明的限制。

步驟420：產生至數(shù)字修正電路的負校正值。

在步驟420中，校正電路160確定第一輸出結果os1不大于第二輸出結果os2。因此，加權數(shù)wk太大并且需要負校正值來校正。校正電路160產生對應加權數(shù)wk的校正值ek，并輸至數(shù)字修正電路150，即數(shù)字修正電路150從加權數(shù)wk中減去校正值ek(即wk＝wk－ek)。

步驟422：移至下一位bk+1。

在對應位bk的加權數(shù)wk的校正完成之后，校正電路160將校正流程移至下一位，即本實施例中的位bk+1。

通過重復上述的校正方法，可以降低由電容不匹配引起的加權數(shù)的誤差。需要注意的是，上述公開的校正方法不僅可以校正電容的不匹配，而且可以校正第二級電路140中的增益級電路141的誤差。另外，校正方法400可以在saradc，流水線型(pipelined)saradc或者基于adc的其他cdac中應用；這些都不是對本發(fā)明的限制。

圖5是本發(fā)明實施例的電子裝置500的結構示意圖，該電子裝置500可以用來執(zhí)行上述的校正電路160。該電子設備500包括：處理器501和存儲程序代碼(prog)的存儲器502。當處理器501裝載并執(zhí)行程序碼prog時，圖4的校正流程被執(zhí)行。在閱讀了上述段落之后，本發(fā)明技術人員能夠容易地理解處理器501的操作。因此，出于簡潔而省略詳細描述。

總之，本發(fā)明公開了一種校正方法，用來校正由于電容的不匹配所引起的加權數(shù)的誤差。利用本發(fā)明公開的校正方法，校正收斂時間是非常地短，并且應用該校正方法的adc的硬件開銷非常小。

以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發(fā)明的保護范圍之內。