本發(fā)明涉及觸發(fā)器技術(shù)領(lǐng)域，更具體地，涉及一種e-tspc觸發(fā)器。

背景技術(shù)：

隨著cmos工藝不斷進(jìn)步，單個芯片電路規(guī)模越來越大，電路工作頻率越來越高，性能越來越好。觸發(fā)器作為時序電路的基本電路模塊，其性能直接制約分頻器等時序電路性能。

源極耦合型d觸發(fā)器(sourcecouplelogicdff，scldff)因為其極高的工作速度通常為超高速分頻器的首選，但其存在靜態(tài)功耗且電路較復(fù)雜。隨著工藝不斷進(jìn)步，動態(tài)觸發(fā)器尤其是tspcdff因為其卓越的綜合性能而廣泛應(yīng)用在超高速分頻器中。tspc結(jié)構(gòu)簡單，通常由四級反相器組成，依靠寄生電容存儲信號。為了提升tspc工作頻率，出現(xiàn)了擴展真單相時鐘觸發(fā)器(extentendedtruesinglephaseclock，e-tspc)。e-tspc為有比邏輯電路，其進(jìn)一步簡化了tspc，工作速度進(jìn)一步提高。但是同樣工藝下，e-tspc的工作速度還是不如scldff，這是因為e-tspc對時鐘的擺幅和斜率有較高要求。

技術(shù)實現(xiàn)要素：

本發(fā)明為解決以上現(xiàn)有技術(shù)的缺陷，提供了一種e-tspc觸發(fā)器，該觸發(fā)器與傳統(tǒng)的e-tspc觸發(fā)器相比，具有更高的工作速度和更大的輸出信號擺幅。

為解決上述技術(shù)問題，本發(fā)明采用的技術(shù)方案是：

一種e-tspc觸發(fā)器，包括第一級反相器、第二級反相器、第三級反相器、交流電平放大電路、電源vdd1和電源vdd2；其中第一級反相的輸入端接入信號源輸出端d，第一級反相的輸出端接第二級反相器的輸入端，第二級反相器的輸出端接第三級反相器的輸入端，第三級反相器的輸出端接交流電平放大電路的輸入端；所述第一級反相器、交流電平放大電路采用電源vdd1供電，第二級反相器、第三級反相器采用電源vdd2供電；電源vdd1的供電電壓為工藝標(biāo)準(zhǔn)電壓，電源vdd2的供電電壓大于工藝標(biāo)準(zhǔn)電壓。

上述方案中，提高第二級反相器、第三級反相器的供電電壓能夠達(dá)到提高觸發(fā)器工作速度的效果，且使得第三級反相器輸出的信號具有更大的擺幅。另外，通過交流電平放大電路對第三級反相器輸出的信號進(jìn)行放大，能夠使得輸出信號的擺幅更大且使其共模電平為電源的一半。

優(yōu)選地，所述第一級反相器包括nmos管mn1、nmos管mn2和pmos管mp1；其中nmos管mn1的柵極、pmos管mp1的柵極作為第一級反相器的輸入端與信號源輸出端d連接；nmos管mn1的漏極和nmos管mn2的源極連接；nmos管mn1的源極接地；pmos管mp1的漏極和nmos管mn2的漏極連接；nmos管mn2的柵極接入時鐘信號clk；pmos管mp1的源極接入電源vdd1；pmos管mp1的漏極和nmos管mn2的漏極作為第一級反相器的輸出端與第二級反相器的輸入端連接。

優(yōu)選地，所述第二級反相器包括nmos管mn3和pmos管mp2；其中nmos管mn3的漏極和pmos管mp2的漏極連接；nmos管mn3的柵極接入時鐘信號clk；nmos管mn3的源極接地；pmos管mp2的源極接入電源vdd2；pmos管mp2的柵極作為第二級反相器的輸入端與跟第一級反相器的輸出端連接；nmos管mn3的漏極和pmos管mp2的漏極作為第二級反相器的輸出端與第三級反相器的輸入端連接。

優(yōu)選地，所述第三級反相器包括nmos管mn4和pmos管mp3；其中nmos管mn4的漏極和pmos管mp3的漏極連接；nmos管mn4的源極接地；pmos管mp3的源極接入電源vdd2；pmos管mp3的柵極接入時鐘信號clk；nmos管mn4的柵極作為第三級反相器的輸入端與第二級反相器的輸出端連接；nmos管mn4的漏極和pmos管mp3的漏極作為第三級反相器的輸出端與交流電平放大電路的輸入端連接。

優(yōu)選地，所述交流電平放大電路包括nmos管mn5、pmos管mp4、耦合電容c1和偏置電阻r1；其中耦合電容c1的一端與第三反相器的輸出端連接；耦合電容c1的另一端與nmos管mn5的柵極、pmos管mp4的柵極連接；nmos管mn5的漏極與pmos管mp4的漏極連接；nmos管mn5的源極接地，pmos管mp4的漏極接入電源vdd1，nmos管mn5的柵極、pmos管mp4的柵極通過偏置電阻r1與nmos管mn5的漏極、pmos管mp4的漏極連接。

優(yōu)選地，電源vdd2的供電電壓比電源vdd1的供電電壓高10％-20％。

與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是：

本發(fā)明提供的觸發(fā)器通過提高第二級反相器、第三級反相器的供電電壓能夠達(dá)到提高觸發(fā)器工作速度的效果，且使得第三級反相器輸出的信號具有更大的擺幅。另外，通過交流電平放大電路對第三級反相器輸出的信號進(jìn)行放大，能夠使得輸出信號的擺幅更大且使其共模電平為電源的一半。

附圖說明

圖1為e-tspc觸發(fā)器的結(jié)構(gòu)示意圖。

圖2為e-tspc觸發(fā)器的仿真結(jié)果圖。

具體實施方式

附圖僅用于示例性說明，不能理解為對本專利的限制；為了更好說明本實施例，附圖某些部件會有省略、放大或縮小，并不代表實際產(chǎn)品的尺寸；

對于本領(lǐng)域技術(shù)人員來說，附圖中某些公知結(jié)構(gòu)及其說明可能省略是可以理解的。下面結(jié)合附圖和實施例對本發(fā)明的技術(shù)方案做進(jìn)一步的說明。

如圖1所示，e-tspc觸發(fā)器包括第一級反相器、第二級反相器、第三級反相器、交流電平放大電路、電源vdd1和電源vdd2；其中第一級反相的輸入端接入信號源輸出端d，第一級反相的輸出端接第二級反相器的輸入端，第二級反相器的輸出端接第三級反相器的輸入端，第三級反相器的輸出端接交流電平放大電路的輸入端；所述第一級反相器、交流電平放大電路采用電源vdd1供電，第二級反相器、第三級反相器采用電源vdd2供電；電源vdd1的供電電壓為工藝標(biāo)準(zhǔn)電壓，電源vdd2的供電電壓大于工藝標(biāo)準(zhǔn)電壓。

上述方案中，提高第二級反相器、第三級反相器的供電電壓能夠達(dá)到提高觸發(fā)器工作速度的效果，且使得第三級反相器輸出的信號qn具有更大的擺幅。另外，通過交流電平放大電路對第三級反相器輸出的信號qn進(jìn)行放大，能夠使得輸出信號q的擺幅更大且使q的共模電平為電源的一半。

在具體的實施過程中：

(1)第一級反相器包括nmos管mn1、nmos管mn2和pmos管mp1；其中nmos管mn1的柵極、pmos管mp1的柵極作為第一級反相器的輸入端與信號源輸出端d連接；nmos管mn1的漏極和nmos管mn2的源極連接；nmos管mn1的源極接地；pmos管mp1的漏極和nmos管mn2的漏極連接；nmos管mn2的柵極接入時鐘信號clk；pmos管mp1的源極接入電源vdd1；pmos管mp1的漏極和nmos管mn2的漏極作為第一級反相器的輸出端與第二級反相器的輸入端連接。

(2)所述第二級反相器包括nmos管mn3和pmos管mp2；其中nmos管mn3的漏極和pmos管mp2的漏極連接；nmos管mn3的柵極接入時鐘信號clk；nmos管mn3的源極接地；pmos管mp2的源極接入電源vdd2；pmos管mp2的柵極作為第二級反相器的輸入端與跟第一級反相器的輸出端連接；nmos管mn3的漏極和pmos管mp2的漏極作為第二級反相器的輸出端與第三級反相器的輸入端連接。

(3)所述第三級反相器包括nmos管mn4和pmos管mp3；其中nmos管mn4的漏極和pmos管mp3的漏極連接；nmos管mn4的源極接地；pmos管mp3的源極接入電源vdd2；pmos管mp3的柵極接入時鐘信號clk；nmos管mn4的柵極作為第三級反相器的輸入端與第二級反相器的輸出端連接；nmos管mn4的漏極和pmos管mp3的漏極作為第三級反相器的輸出端與交流電平放大電路的輸入端連接。

(4)所述交流電平放大電路包括nmos管mn5、pmos管mp4、耦合電容c1和偏置電阻r1；其中耦合電容c1的一端與第三反相器的輸出端連接；耦合電容c1的另一端與nmos管mn5的柵極、pmos管mp4的柵極連接；nmos管mn5的漏極與pmos管mp4的漏極連接；nmos管mn5的源極接地，pmos管mp4的漏極接入電源vdd1，nmos管mn5的柵極、pmos管mp4的柵極通過偏置電阻r1與nmos管mn5的漏極、pmos管mp4的漏極連接。

其中，nmos管mn5和pmos管mp4作為放大元件，電阻r1給mn5和mp4提供偏置，電容c1用于隔斷前級的直流電壓。電阻r1、電容c1、nmos管mn5和pmos管mp4組成了自偏置的交流放大器。其偏置電壓為1/2*vdd1，放大倍數(shù)為(gm4+gm5)*(rds4//rds5)，其中g(shù)m4，gm5分別為mp4、mn5的跨導(dǎo)，rds4、rds5分別為mp4、mn5的輸出阻抗。

上述方案中，第一級反相器、第二級反相器、第三級反相器的具體工作原理如下：

定義第一級反相器的輸出端為狀態(tài)節(jié)點n2，nmos管mn2的源極為狀態(tài)節(jié)點n1，第二級反相器的輸出端為狀態(tài)節(jié)點n3,第三級反相器的輸出端為狀態(tài)節(jié)點qn，交流電平放大電路的輸出端為狀態(tài)節(jié)點q。

當(dāng)時鐘信號clk為高電平時，nmos管mn2處于導(dǎo)通狀態(tài)，nmos管mn1和pmos管mp1組成反相器，信號源輸出端d輸出的信號經(jīng)過第一級反相器將狀態(tài)傳遞到狀態(tài)節(jié)點n2；clk為高電平時，第二級反相器中的nmos管mn3導(dǎo)通，狀態(tài)節(jié)點n3下拉到地。clk為高電平時，pmos管mp2的狀態(tài)取決于狀態(tài)節(jié)點n2的電壓，但無論mp2處于何種狀態(tài)，節(jié)點n3都會被下拉到地，因為mn3的下拉強度大于mp2的上拉強度；第三級反相器的nmos管mn4和pmos管mp3都處于關(guān)斷狀態(tài)，所以clk為高電平時，狀態(tài)節(jié)點qn保持原值；狀態(tài)節(jié)點q為狀態(tài)節(jié)點qn處的信號的反向輸出，所以clk為高電平時狀態(tài)節(jié)點q處的信號保持原值，狀態(tài)節(jié)點n2處保存輸入信號。當(dāng)時鐘信號clk為低電平時，nmos管mn2、nmos管mn3處于關(guān)斷狀態(tài)，pmos管mp3導(dǎo)通，此時mp1和mn1的狀態(tài)取決于輸入，此時節(jié)點n2處的狀態(tài)有可能改變，也就是有可能從低電平變?yōu)楦唠娖?，但如果狀態(tài)節(jié)點n2為高電平則mp2關(guān)斷，不會改變節(jié)點n3的電壓。這里對輸入信號的保持時間有要求，也就是clk由高變?yōu)榈蜁r，輸入不會發(fā)生改變，這樣保證節(jié)點n2的狀態(tài)傳遞到了n3。clk為低電平時，狀態(tài)節(jié)點n3保存的輸入信號傳遞到狀態(tài)節(jié)點qn、狀態(tài)節(jié)點q，而不管mp3是何種狀態(tài)，因為mn4的下拉強度大于mp3的上拉強度。

其中，e-tspc觸發(fā)器是一個有比邏輯電路；第三級反相器輸出的信號j的占空比一般不會為50％，共模電平一般不會為電源電壓一半。如果第三級反相器輸出的信號j通過反相器來產(chǎn)生狀態(tài)節(jié)點q的信號k，則狀態(tài)節(jié)點q的信號k的波形可能比狀態(tài)節(jié)點qn的信號j的波形更糟糕。因此本發(fā)明采用交流電平放大電路來得到狀態(tài)節(jié)點q的信號k。比較來說，通過這種方式產(chǎn)生的狀態(tài)節(jié)點q的信號k的占空比更接近50％，共模電平可為電源電壓一半。為達(dá)到上述工作過程，需要合理設(shè)計第一級反相器和第二級反相器中的nmos管和pmos管的柵寬；比如說當(dāng)時鐘信號clk為高電平時，狀態(tài)節(jié)點n3要能下拉到接近零電平，也就是nmos管mn3的下拉強度要大于pmos管mp2的上拉強度。當(dāng)時鐘信號clk為低電平時，pmos管mp3導(dǎo)通，但信號要能傳遞到輸出端，所以nmos管mn4的下拉強度要大于pmos管mp3的上拉強度；其次，本實施例中，e-tspc觸發(fā)器依靠寄生電容存儲信號，但由于時鐘饋通、電荷共享和漏電影響存儲狀態(tài)，所以e-tspc觸發(fā)器的工作速度不能太低，通常可以工作在幾兆赫茲以上。

在本實施例中，通過分析e-tspc觸發(fā)器，該電路的工作速度取決于三個反相器和交流電平放大電路的延時；所以，減小反相器的延時則該電路的工作速度也可以有效的提升。其中，反相器的延時時間td表示為：

td≈ron·cl(1)

其中，ron為mos管導(dǎo)通等效電阻，cl為負(fù)載電容。對于cmos工藝，ron可以近似表示為：

其中，kn為工藝參數(shù)，vgs為柵極電壓源極電壓之差，vth為mos管閾值電壓。

通過(1)可知，減小cl和ron能夠降低反相器的延時時間td；對于cmos工藝，cl由nmos和pmos的柵寬決定；考慮到驅(qū)動后級電路及版圖連線寄生電容，減小柵寬并不能實際減小td。而通過(2)可知，kn更大，則ron相應(yīng)減小，這個取決于工藝的先進(jìn)技術(shù)；其中，我們可以通過提高柵源電壓vgs，令ron相應(yīng)減??；從而降低延遲時間；因此能夠有效的提高e-tspc電路的工作速度。

上述方案中，所述的兩路電源vdd1和vdd2，其中vdd1為工藝標(biāo)準(zhǔn)電壓，vdd2的電壓比vdd1大概提高10％-20％；vdd2大于vdd1可以有效提高第二級反相器和第三級反相器的工作速度；通過提高第二級反相器和第三級反相器的工作速度來提高e-tspc觸發(fā)器的工作速度。

在本實施例中，通過提高mos管的工作電壓來提高工作速度需要解決mos管長期工作的可靠性問題，如果mos管工作在過電應(yīng)力的狀態(tài)下，其工作的壽命會變短。在本發(fā)明中，電路工作在超高速狀態(tài)，如壓控振蕩器vco的高頻輸出作為該電路的輸入，此時輸入信號基本不可能滿擺幅，通常是0dbm是比較合理值，本發(fā)明的出發(fā)點之一是信號j一般不會滿擺幅，所以可通過提高電源電壓來提高信號j的擺幅；其次vdd2比vdd1提高10％-20％，這樣該電路工作速度也大概能提高10％-20％；而對于cmos工藝來說，該電路輸入大于工藝標(biāo)準(zhǔn)電壓的10％不會引起可靠性問題。該電路的仿真結(jié)果如圖2所示：該電路采用180nmcmos工藝。工藝的標(biāo)準(zhǔn)電壓vdd1＝1.8v，vdd2＝2.2v；當(dāng)時鐘信號為6.25ghz時，擺幅為0.4v的正弦波，電路中只有狀態(tài)節(jié)點n3超過1.8v，但超過的時間很短，約為16％，因此，該電路的mos管不會過應(yīng)力工作。

顯然，本發(fā)明的上述實施實例僅僅是為清楚地說明本發(fā)明所作的舉例，而并非是對本發(fā)明的實施方式的限定。對于所屬領(lǐng)域的普通技術(shù)人員來說，在上述說明的基礎(chǔ)上還可以做出其它不同形式的變化或變動。這里無需也無法對所有的實施方式予以窮舉。凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明權(quán)利要求的保護范圍之內(nèi)。