本發(fā)明涉及一種保持時(shí)序邏輯電路的時(shí)序準(zhǔn)確性的新型結(jié)構(gòu)，特別是涉及一種D觸發(fā)器(DFF)的時(shí)序邏輯電路的時(shí)序準(zhǔn)確性的新型結(jié)構(gòu)，屬于集成電路領(lǐng)域。
背景技術(shù)：
：如圖1所示，時(shí)序邏輯電路，主要由存儲(chǔ)電路和組合邏輯電路兩部分組成。組合邏輯電路的特點(diǎn)是輸入的變化直接反映了輸出的變化，其輸出的狀態(tài)僅取決于輸入的當(dāng)前的狀態(tài)，與輸入、輸出的原始狀態(tài)無關(guān)。而時(shí)序邏輯電路是一種輸出不僅與當(dāng)前的輸入有關(guān)，而且與其輸出狀態(tài)的原始狀態(tài)有關(guān)，其相當(dāng)于在組合邏輯電路的輸入端加上了一個(gè)反饋輸入，在其電路中有一個(gè)存儲(chǔ)電路，其可以將輸出的狀態(tài)保持住。為了方便下文能夠講清楚時(shí)序邏輯電路的時(shí)序紊亂問題，在這里先引入現(xiàn)態(tài)(Presentstate)和次態(tài)(Nextstate)的概念。DFF為一種常見的時(shí)序邏輯電路的基本邏輯單元，應(yīng)用很廣，可用作數(shù)字信號(hào)寄存、移位寄存、分頻和波形發(fā)生器等，其具有兩個(gè)穩(wěn)定狀態(tài)，即“0”和“1”，在一定外界信號(hào)作用下，可以從一個(gè)穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個(gè)穩(wěn)定狀態(tài)。如圖2所示，是包含有(n+2)個(gè)DFF的時(shí)序邏輯電路。當(dāng)該電路在理想狀態(tài)下工作時(shí)，在時(shí)鐘輸入信號(hào)的上升沿時(shí)，DFF0中的輸出信號(hào)進(jìn)入到DFF1，DFF1中的輸出信號(hào)進(jìn)入到DFF2，以此類推，DFFn中的輸出信號(hào)進(jìn)入到DFF(n+1)中，最后一個(gè)DFF(n+1)才能輸出正確的信號(hào)。然而需要保持該時(shí)序電路的準(zhǔn)確性，其實(shí)非常困難，必須要預(yù)先知道各個(gè)單獨(dú)的DFF的數(shù)據(jù)保存時(shí)間、時(shí)鐘輸入信號(hào)CLOCK到達(dá)各個(gè)單獨(dú)的DFF的延遲時(shí)間，這樣才能合理安排電路。然而想要合理安排電路，卻是極其困難的，尤其是在DFF的數(shù)量較多的情況下。實(shí)際情況時(shí)，L0-Ln+1的距離肯定大于L0-Ln或L0-Ln-1的距離，這樣就會(huì)導(dǎo)致時(shí)鐘輸入信號(hào)CLOCK先到達(dá)前一個(gè)DFF，從而導(dǎo)致前一個(gè)DFF的輸出信號(hào)無法及時(shí)地輸入到下一個(gè)DFF，從而導(dǎo)致最后一個(gè)DFF(n+1)無法輸出正確的信號(hào)，這里簡稱這種現(xiàn)象為時(shí)序邏輯電路發(fā)生時(shí)序紊亂。為了方便同行業(yè)的其他人更清楚地理解本發(fā)明提及的時(shí)序紊亂問題，此處用含有2個(gè)DFF的時(shí)序邏輯電路來說明本發(fā)明的困難點(diǎn)?，F(xiàn)態(tài)時(shí)，DFF0的輸出狀態(tài)為“0”，DFF1的輸出狀態(tài)為“1”，理論情況下，次態(tài)時(shí)，DFF0的輸出狀態(tài)“0”進(jìn)入到DFF1中。實(shí)際情況時(shí)，由于L0-L1之間的距離較長，那么時(shí)鐘輸入信號(hào)CLOCK先到達(dá)L0，后到達(dá)L1。在時(shí)鐘輸入信號(hào)的上升沿時(shí)，由于時(shí)鐘輸入信號(hào)CLOCK在到達(dá)DFF1有延遲，會(huì)使得DFF0的輸出狀態(tài)“0”來不及進(jìn)入DFF1，則DFF0中的數(shù)據(jù)“0”只能存留在DFF0中，無法輸出，而DFF0的數(shù)據(jù)輸入端的輸入信號(hào)“1”則無法進(jìn)入DFF0，只能經(jīng)過DFF0后直接輸入到DFF1中，從而導(dǎo)致了最終的DFF1信號(hào)輸出錯(cuò)誤。申請(qǐng)?zhí)枮镃N201511026477.8的在線專利提供了一種DFF的數(shù)據(jù)保持時(shí)間的測(cè)量電路，其數(shù)據(jù)輸入信號(hào)由時(shí)鐘輸入信號(hào)通過一反相器反向后得到，并在DFF的數(shù)據(jù)輸入端接入延遲器，與本發(fā)明要解決的問題不同，且該電路中的延遲器有嚴(yán)格的要求，故該在先專利應(yīng)當(dāng)不影響本發(fā)明的新穎性。為了解決以上含有DFF的時(shí)序邏輯電路的時(shí)序紊亂問題，本發(fā)明提供一種保持時(shí)序邏輯電路的時(shí)序準(zhǔn)確的結(jié)構(gòu)。采用本發(fā)明的結(jié)構(gòu)，無需預(yù)先知道電路中每個(gè)DFF的延遲時(shí)間，也無需特別在意時(shí)鐘輸入信號(hào)進(jìn)入到每個(gè)DFF的延遲時(shí)間，但是卻能保證時(shí)序邏輯電路的時(shí)序正常，絕對(duì)不會(huì)紊亂。技術(shù)實(shí)現(xiàn)要素：本發(fā)明涉及一種保持時(shí)序邏輯電路的時(shí)序準(zhǔn)確的新型結(jié)構(gòu)。一種保持時(shí)序邏輯電路的時(shí)序準(zhǔn)確的新型結(jié)構(gòu)，其包括n個(gè)DFF，各所述的DFF的時(shí)鐘輸入端連接時(shí)鐘輸入信號(hào)CLOCK，所述的時(shí)鐘輸入信號(hào)CLOCK從最后一個(gè)DFF開始接入。進(jìn)一步的，數(shù)據(jù)輸入信號(hào)DATA與第一個(gè)DFF輸入端相連。進(jìn)一步的，各所述的DFF的復(fù)位清零端都連接復(fù)位清零信號(hào)。進(jìn)一步的，所述的n個(gè)DFF之間含有最多(n-1)個(gè)邏輯電路101，n為≥2的自然數(shù)，最少含有一個(gè)邏輯電路101。進(jìn)一步的，所述的時(shí)鐘輸入信號(hào)CLOCK從最后一個(gè)DFF接入后，不存在時(shí)間延遲現(xiàn)象。進(jìn)一步的，所述的時(shí)鐘輸入信號(hào)CLOCK從最后一個(gè)DFF接入后，若存在時(shí)間延遲，則時(shí)鐘信號(hào)CLOCK將會(huì)先進(jìn)入DFF(n-1)，然后進(jìn)入DFF(n-2),然后進(jìn)入DFF(n-3)，以此類推，最終進(jìn)入DFF0。進(jìn)一步的，為了保證各DFF之間有時(shí)間延遲現(xiàn)象，在時(shí)鐘輸入信號(hào)進(jìn)入所述的第k個(gè)DFF前增加至少一個(gè)延遲器102；更進(jìn)一步的，k為1至(n-1)中的任意一個(gè)值；更進(jìn)一步的，k包括1至(n-1)中的所有值。進(jìn)一步的，所述各延遲器102可以具有相同的延時(shí)，也可以具有不同的延時(shí)。進(jìn)一步的，所述各延時(shí)器的延時(shí)>0即可，無嚴(yán)格限定范圍。進(jìn)一步的，為了保證所述各DFF之間有時(shí)間延遲現(xiàn)象，在時(shí)鐘輸入信號(hào)CLOCK進(jìn)入所述的第k個(gè)DFF前增加p個(gè)反相器103，更進(jìn)一步的，p為2的整數(shù)倍；更進(jìn)一步的，k為1至(n-1)中的任意一個(gè)或幾個(gè)值；更進(jìn)一步的，k包括1至(n-1)中的所有值。進(jìn)一步的，所述的反相器103使得時(shí)鐘輸入信號(hào)發(fā)生180度反轉(zhuǎn)。進(jìn)一步的，所述的反相器103有一定的延時(shí)作用。為了使本領(lǐng)域的技術(shù)人員更好的理解本發(fā)明的內(nèi)容，以下將結(jié)合具體實(shí)施案例來闡述本發(fā)明的思想?？梢岳斫獾模颂幩枋龅木唧w實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明的權(quán)利范圍。凡在本發(fā)明的精神和原則之內(nèi)所做的任何修改、同等替換和改進(jìn)等，均包含在本發(fā)明的保護(hù)范圍之內(nèi)。附圖說明：圖1是時(shí)序邏輯電路結(jié)構(gòu)圖。圖2是含有n個(gè)DFF的普通時(shí)序邏輯電路結(jié)構(gòu)圖。圖3是含有2個(gè)DFF的普通時(shí)序邏輯電路結(jié)構(gòu)圖。圖4是本發(fā)明的一種保持時(shí)序邏輯電路的時(shí)序準(zhǔn)確的新型結(jié)構(gòu)的示意圖。圖5是時(shí)鐘信號(hào)CLOCK經(jīng)過一反相器103后的信號(hào)輸出示意圖。圖6是本發(fā)明的實(shí)施方案一的電路結(jié)構(gòu)圖。圖7是本發(fā)明的實(shí)施方案二的電路結(jié)構(gòu)圖。圖8是本發(fā)明的實(shí)施方案三的電路結(jié)構(gòu)圖。主要元件符號(hào)說明：組合邏輯電路101延遲器102反向器103D觸發(fā)器DFF如下具體實(shí)施方式將結(jié)合上述附圖進(jìn)一步說明本發(fā)明。具體實(shí)施案例1：如圖6所示，本發(fā)明的時(shí)序邏輯電路中包含兩個(gè)DFF，兩個(gè)DFF之間含有組合邏輯電路101。DFF0和DFF1的時(shí)鐘輸入端連接時(shí)鐘信號(hào)，時(shí)鐘輸入信號(hào)CLOCK從DFF1開始輸入，在L0-L1之間裝有兩個(gè)反相器103，L1-P之間裝有兩個(gè)反相器103，這兩個(gè)反相器有一定的延時(shí)作用。數(shù)據(jù)輸入信號(hào)DATA從DFF0輸入端接入。工作原理：當(dāng)實(shí)施案例1中的時(shí)序邏輯電路工作時(shí)，數(shù)據(jù)輸入信號(hào)DATA從DFF0輸入端接入，現(xiàn)態(tài)時(shí)，DFF0中的數(shù)據(jù)信號(hào)為“0”，DFF1中的數(shù)據(jù)信號(hào)為“1”。次態(tài)時(shí)，時(shí)鐘輸入信號(hào)CLOCK按照P-L1的軌跡進(jìn)入到DFF1,因?yàn)镻-L1包含有兩個(gè)反相器，則時(shí)鐘信號(hào)經(jīng)過兩次反向后，僅僅完成了時(shí)間的延遲輸入，但是信號(hào)不會(huì)改變。于是，DFF0中的數(shù)據(jù)信號(hào)“0”進(jìn)入DFF1中，DFF1中的數(shù)據(jù)信號(hào)“1”完成最終的輸出。接著時(shí)鐘輸入信號(hào)CLOCK按照L1-L0的軌跡進(jìn)入到DFF0，由于DFF0中的數(shù)據(jù)信號(hào)已經(jīng)排除，則數(shù)據(jù)輸入信號(hào)DATA可以順利進(jìn)入DFF0，時(shí)序不會(huì)發(fā)生紊亂。具體實(shí)施案例2：如圖7所示，本發(fā)明的時(shí)序邏輯電路包含三個(gè)DFF，三個(gè)DFF之間含有兩個(gè)組合邏輯電路101。DFF0、DFF1和DFF2的時(shí)鐘輸入端連接時(shí)鐘信號(hào)，時(shí)鐘輸入信號(hào)CLOCK從DFF2開始輸入，在L0-L1之間裝有一個(gè)延遲器102，在L1-L2之間裝有兩個(gè)反相器103，這兩個(gè)反相器有一定的延時(shí)作用。數(shù)據(jù)輸入信號(hào)DATA從DFF0輸入端接入。工作原理：當(dāng)實(shí)施案例2中的時(shí)序邏輯電路工作時(shí)，數(shù)據(jù)輸入信號(hào)DATA從DFF0輸入端接入，現(xiàn)態(tài)時(shí)，DFF0中的數(shù)據(jù)信號(hào)為“0”，DFF1中的數(shù)據(jù)信號(hào)為“1”，DFF2中的數(shù)據(jù)信號(hào)為“0”。次態(tài)時(shí)，時(shí)鐘輸入信號(hào)CLOCK按照P-L2的軌跡先進(jìn)入到DFF2，則DFF1中的數(shù)據(jù)信號(hào)“1”進(jìn)入到DFF2中，DFF2中的數(shù)據(jù)信號(hào)“0”完成最終的輸出。由于L2-L1之間的兩個(gè)反相器的延時(shí)作用，時(shí)鐘信號(hào)CLOCK按照L2-L1的軌跡進(jìn)入到DFF1，由于DFF1中的數(shù)據(jù)信號(hào)已經(jīng)及時(shí)排出，則DFF0中的數(shù)據(jù)信號(hào)“0”可以順利地進(jìn)入到DFF1。由于L1-L0之間有一個(gè)延遲器，則時(shí)鐘信號(hào)CLOCK按照L1-L0的軌跡進(jìn)入最后進(jìn)入到DFF0時(shí)，由于DFF0中的數(shù)據(jù)信號(hào)“0”已經(jīng)及時(shí)排出，則DFF0可以順利接受數(shù)據(jù)輸入端DATA輸入的信號(hào)，時(shí)序不會(huì)發(fā)生紊亂。具體實(shí)施案例3：如圖8所示，本發(fā)明的時(shí)序邏輯電路包含四個(gè)DFF，四個(gè)DFF之間含有三個(gè)組合邏輯電路101。DFF0、DFF1、DFF2和DFF3的時(shí)鐘輸入端連接時(shí)鐘信號(hào)，時(shí)鐘輸入信號(hào)CLOCK從DFF3開始輸入，在L0-L1之間裝有一個(gè)延遲器102，在L1-L2之間裝有一個(gè)延遲器102，在L3-P之間裝有一個(gè)延遲器102。數(shù)據(jù)輸入信號(hào)DATA從DFF0輸入端接入。工作原理：當(dāng)實(shí)施案例3中的時(shí)序邏輯電路工作時(shí)，數(shù)據(jù)輸入信號(hào)DATA從DFF0輸入端接入，現(xiàn)態(tài)時(shí)，DFF0中的數(shù)據(jù)信號(hào)為“0”，DFF1中的數(shù)據(jù)信號(hào)為“1”，DFF2中的數(shù)據(jù)信號(hào)為“0”，DFF3中的數(shù)據(jù)信號(hào)為“1”。由于L0-L1、L1-L2和L3-P各有一個(gè)延遲器，則時(shí)鐘輸入信號(hào)CLOCK會(huì)優(yōu)先進(jìn)入DFF3和DFF2，然后進(jìn)入DFF1，最后進(jìn)入DFF0。在這種情況下，次態(tài)時(shí)，DFF2和DFF3中的數(shù)據(jù)信號(hào)同時(shí)輸出，不會(huì)發(fā)生時(shí)序紊亂。而DFF1和DFF0也因?yàn)闀r(shí)鐘輸入信號(hào)進(jìn)入的時(shí)間有延遲，而不會(huì)發(fā)生時(shí)序紊亂。以上所述實(shí)施例僅表達(dá)了本發(fā)明的幾種實(shí)施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對(duì)本發(fā)明專利范圍的限制。應(yīng)當(dāng)指出的是，對(duì)于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本發(fā)明的保護(hù)范圍。因此，本發(fā)明專利的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。當(dāng)前第1頁1 2 3