本發(fā)明屬于集成電路領(lǐng)域，特別涉及一種差分考比茲壓控振蕩器。

背景技術(shù)：

壓控振蕩器(voltage-controlledoscillator，vco)作為無線收發(fā)機中的關(guān)鍵部件之一，其對系統(tǒng)的性能起著至關(guān)重要的作用。壓控振蕩器的相位噪聲將會通過與帶外干擾的互易混頻、惡化信號的誤差矢量幅度以及抬升同時同頻全雙工系統(tǒng)的接收噪聲基底等方式降低系統(tǒng)的性能。

隨著互補金屬氧化物半導(dǎo)體(cmos)工藝的特征尺寸的不斷縮小，mos場效應(yīng)晶體管(mosfet)的耐壓能力也不斷降低，從而迫使芯片的電源電壓持續(xù)下降。然而，較低的電源電壓嚴重限制了壓控振蕩器的性能：首先，壓控振蕩器的振蕩幅度會受到電源電壓的限制，而壓控振蕩器的遠端相位噪聲(1/f²區(qū)域)反比于振蕩信號的功率，因此其遠端相位噪聲性能會惡化。其次，較低的柵源偏置電壓導(dǎo)致晶體管工作在亞閾值區(qū)，使得振蕩器的起振變得更加困難。最后，因為本振緩沖器需要給混頻器提供軌到軌的本振信號，而較低的壓控振蕩器振蕩擺幅會增大本振緩沖器的功耗。

考比茲壓控振蕩器由于其晶體管的脈沖工作模式而具有優(yōu)異的相位噪聲性能，因此廣泛用于無線收發(fā)系統(tǒng)，一種典型的漏–源反饋差分考比茲壓控振蕩器結(jié)構(gòu)如圖1所示。然而，該結(jié)構(gòu)在低電壓工作條件下面臨起振困難的問題，而且振蕩器的輸出擺幅也受限于電源電壓。為了在低壓條件下提高振蕩器的輸出擺幅，目前主要的方法包括使用變壓器反饋技術(shù)和使用額外的電感。圖2(a)展示了一種基于變壓器反饋的低壓交叉耦合nmos壓控振蕩器結(jié)構(gòu)，其中nmos晶體管的漏極和源極均有電感，因此其漏極電壓和源極電壓均可以超過電源軌，從而達到提高振蕩擺幅、降低相位噪聲的目的。由于片上變壓器的建模較為復(fù)雜，這增大了該結(jié)構(gòu)的電路設(shè)計難度。圖2(b)展示了一種增強擺幅的差分考比茲壓控振蕩器結(jié)構(gòu)，通過在nmos晶體管源極增加額外的電感使得振蕩電壓可以低于地電平。然而，額外的電感需要占用較大的芯片面積，因此會增加芯片的成本。

技術(shù)實現(xiàn)要素：

本發(fā)明為解決上述技術(shù)問題，提出了一種差分考比茲壓控振蕩器，在無需使用額外無源器件的條件下，實現(xiàn)高振蕩擺幅、低相位噪聲以及短起振時間的優(yōu)異性能。

本發(fā)明采用的技術(shù)方案是：一種差分考比茲壓控振蕩器，包括：第一負阻電路、第二負阻電路、負阻增強電路以及諧振電路；所述諧振電路為電感電容并聯(lián)諧振結(jié)構(gòu)，決定振蕩器的振蕩頻率；所述第一負阻電路和第二負阻電路用于產(chǎn)生負阻，以抵消諧振電路的阻性損耗，從而產(chǎn)生穩(wěn)定的振蕩輸出；所述負阻增強電路用于提高振蕩器的負阻，降低起振難度；

所述第一負阻電路的第一端與負阻增強電路的第五端連接，第一負阻電路的第二端與諧振電路的第一端連接；所述諧振電路的第二端與第二負阻電路的第二端連接，諧振電路的第三端接電源vdd，諧振電路的第四端接頻率調(diào)諧電壓；所述第二負阻電路的第一端與負阻增強電路的第五端連接；所述第一負阻電路的第三端與負阻增強電路的第一端連接，第一負阻電路的第二端與負阻增強電路的第二端連接；所述第二負阻電路的第三端與負阻增強電路的第三端連接，第二負阻電路的第二端與負阻增強電路的第四端連接；所述負阻增強電路的第五端接地。

進一步地，所述諧振電路包括：第一電感、第二電感、第一變?nèi)萜饕约暗诙內(nèi)萜?；所述第一變?nèi)萜鞯牡谝欢伺c第一電感的第一端連接，共同作為諧振電路的第一端用于輸出第一振蕩信號；所述第一電感的第二端與第二電感的第一端連接，共同作為諧振電路的第三端；所述第二電感的第二端與第二變?nèi)萜鞯牡谝欢诉B接，共同作為諧振電路的第二端用于輸出第二振蕩信號；所述第二變?nèi)萜鞯牡诙伺c第一變?nèi)萜鞯牡诙诉B接，共同作為諧振電路的第四端。

進一步地，所述第一負阻電路包括：第一nmos晶體管、第一電容以及第二電容；所述第一nmos晶體管的柵極作為第一負阻電路的第二端，第一nmos晶體管的漏極接電源vdd，第一nmos晶體管的源極與第一電容的第一端連接；所述第一nmos晶體管的源極與第一nmos晶體管的體端連接，共同作為第一負阻電路的第三端；所述第一電容的第二端與第一nmos晶體管的柵極連接；所述第一nmos晶體管的源極還與第二電容的第一端連接；所述第二電容的第二端作為第一負阻電路的第一端。

進一步地，所述第二負阻電路包括：第二nmos晶體管、第三電容以及第四電容；所述第二nmos晶體管的柵極作為第二負阻電路的第二端，第二nmos晶體管的漏極接電源vdd，第二nmos晶體管的源極與第三電容的第一端連接；所述第二nmos晶體管的源極與第二nmos晶體管的體端連接，共同作為第二負阻電路的第三端；所述第三電容的第二端與第二nmos晶體管的柵極連接；所述第二nmos晶體管的源極還與第四電容的第一端連接；所述第四電容的第二端作為第二負阻電路的第一端。

進一步地，所述負阻增強電路包括：第三nmos晶體管與第四nmos晶體管；所述第三nmos晶體管的漏極作為負阻增強電路的第一端，第三nmos晶體管的柵極作為負阻增強電路的第四端；所述第三nmos晶體管的源極與第四nmos晶體管的源極連接，共同作為負阻增強電路的第五端；所述第三nmos晶體管的體端與第四nmos晶體管的漏極連接；所述第四nmos晶體管的漏極作為負阻增強電路的第三端，第四nmos晶體管的柵極作為負阻增強電路的第二端；所述第四nmos晶體管的體端與第三nmos晶體管的漏極連接。

本發(fā)明的另一技術(shù)方案為：一種差分考比茲壓控振蕩器，其特征在于，包括：第一負阻電路、第二負阻電路、負阻增強電路以及諧振電路；所述諧振電路為電感電容并聯(lián)諧振結(jié)構(gòu)，決定振蕩器的振蕩頻率；所述第一負阻電路和第二負阻電路用于產(chǎn)生負阻，以抵消諧振電路的阻性損耗，從而產(chǎn)生穩(wěn)定的振蕩輸出；所述負阻增強電路用于提高振蕩器的負阻，降低起振難度；

所述第一負阻電路的第一端與負阻增強電路的第五端連接，第一負阻電路的第二端與諧振電路的第一端連接；所述諧振電路的第二端與第二負阻電路的第二端連接，諧振電路的第三端接地，諧振電路的第四端接頻率調(diào)諧電壓；所述第二負阻電路的第一端與負阻增強電路的第五端連接；所述第一負阻電路的第三端與負阻增強電路的第一端連接，第一負阻電路的第二端與負阻增強電路的第二端連接；所述第二負阻電路的第三端與負阻增強電路的第三端連接，第二負阻電路的第二端與負阻增強電路的第四端連接；所述負阻增強電路的第五端接電源vdd。

進一步地，所述諧振電路包括：第一電感、第二電感、第一變?nèi)萜饕约暗诙內(nèi)萜?；所述第一變?nèi)萜鞯牡谝欢伺c第一電感的第一端連接，共同作為諧振電路的第一端用于輸出第一振蕩信號；所述第一電感的第二端與第二電感的第一端相接，共同作為諧振電路的第三端；所述第二電感的第二端與第二變?nèi)萜鞯牡谝欢诉B接，共同作為諧振電路的第二端用于輸出第二振蕩信號；所述第二變?nèi)萜鞯牡诙伺c第一變?nèi)萜鞯牡诙诉B接，共同作為諧振電路的第四端。

進一步地，所述第一負阻電路包括：第一pmos晶體管、第一電容以及第二電容；所述第一pmos晶體管的柵極作為第一負阻電路的第二端，第一pmos晶體管的漏極接地，第一pmos晶體管的源極作為第一負阻電路的第三端，第一pmos晶體管的源極與第一電容的第一端連接；所述第一pmos晶體管的源極與第一pmos晶體管的體端連接，共同作為第一負阻電路的第三端；所述第一電容的第二端與第一pmos晶體管的柵極連接；所述第一pmos晶體管的源極還與第二電容的第一端連接；所述第二電容的第二端作為第一負阻電路的第一端。

進一步地，所述第二負阻電路包括：第二pmos晶體管、第三電容以及第四電容；所述第二pmos晶體管的柵極作為第二負阻電路的第二端，第二pmos晶體管的漏極接地，第二pmos晶體管的源極作為第二負阻電路的第三端，第二pmos晶體管的源極與第三電容的第一端連接；所述第二pmos晶體管的源極與第二pmos晶體管的體端連接，共同作為第二負阻電路的第三端；所述第三電容的第二端與第二pmos晶體管的柵極連接；所述第二pmos晶體管的源極還與第四電容的第一端連接；所述第四電容的第二端作為第二負阻電路的第一端。

進一步地，所述負阻增強電路包括：第三pmos晶體管與第四pmos晶體管；所述第三pmos晶體管的漏極作為負阻增強電路的第一端，第三pmos晶體管的柵極作為負阻增強電路的第四端；所述第三pmos晶體管的源極與第四pmos晶體管的源極連接，共同作為負阻增強電路的第五端；所述第三pmos晶體管的體端與第四pmos晶體管的漏極連接；所述第四pmos晶體管的漏極作為負阻增強電路的第三端，第四pmos晶體管的柵極作為負阻增強電路的第二端；所述第四pmos晶體管的體端與第三pmos晶體管的漏極連接。

本發(fā)明的有益效果：本發(fā)明的一種差分考比茲壓控振蕩器，通過采用無尾電流源結(jié)構(gòu)，在去掉了尾電流源對振蕩器相位噪聲的貢獻的同時，也降低了振蕩器所需的最小電源電壓；通過調(diào)節(jié)電容分壓比，振蕩器在低電源電壓條件下可以得到超過電源軌的振蕩輸出擺幅，從而提升其遠端相位噪聲性能；利用考比茲振蕩器結(jié)構(gòu)中固有的抽頭電容得到振蕩擺幅較低的節(jié)點，從而避免了動態(tài)體偏置技術(shù)在高輸出擺幅條件下帶來的晶體管體–漏、體–源寄生二極管正向?qū)ǖ膯栴}；與此同時，動態(tài)體偏置技術(shù)還提升了有源電路的負阻，縮短了起振時間；由于負阻增強電路中的晶體管工作在開關(guān)狀態(tài)，而且第一負阻電路和第二負阻電路中的晶體管的源極無共模節(jié)點，因此振蕩器具有優(yōu)異的1/f³相位噪聲性能；此外，本發(fā)明無需使用復(fù)雜的變壓器反饋技術(shù)或額外的電感來提高振蕩擺幅，因此芯片占用面積小，成本低；綜上，本發(fā)明的一種差分考比茲壓控振蕩器可以在低電源電壓工作條件下實現(xiàn)高輸出擺幅和低相位噪聲的特性，且無需使用額外的無源器件。

附圖說明

圖1為傳統(tǒng)的差分考比茲振蕩器電路結(jié)構(gòu)圖。

圖2為現(xiàn)有的低壓高擺幅壓控振蕩器結(jié)構(gòu)圖：

其中，圖2(a)為基于變壓器反饋的nmos交叉耦合壓控振蕩器，圖2(b)為使用額外的電感器的考比茲壓控振蕩器。

圖3為本發(fā)明提供的一種差分考比茲壓控振蕩器的電路結(jié)構(gòu)圖。

圖4為本發(fā)明提供的另外一種差分考比茲壓控振蕩器的電路結(jié)構(gòu)圖。

圖5為圖3中差分考比茲壓控振蕩器的有源電路部分的電路結(jié)構(gòu)圖。

圖6為尺寸為2μm/0.18μm的nmos晶體管的體端電流隨體源電壓vbs變化的曲線。

圖7為圖3所示的一種差分考比茲壓控振蕩器在各個節(jié)點處的電壓波形示意圖。

圖8為本發(fā)明提供的一種差分考比茲壓控振蕩器的穩(wěn)態(tài)電壓、電流波形仿真結(jié)果。

圖9為本發(fā)明提供的一種差分考比茲壓控振蕩器在3.76ghz振蕩頻率下的相位噪聲性能仿真結(jié)果。

圖10為本發(fā)明提供的基于bjt/hbt晶體管的一種差分考比茲壓控振蕩器的電路結(jié)構(gòu)圖。

圖11為本發(fā)明提供的基于npnbjt晶體管和nmos晶體管的一種差分考比茲壓控振蕩器的電路結(jié)構(gòu)圖。

具體實施方式

為便于本領(lǐng)域技術(shù)人員理解本發(fā)明的技術(shù)內(nèi)容，下面結(jié)合附圖對本發(fā)明內(nèi)容進一步闡釋。

如圖3所示為本發(fā)明的方案之一，一種差分考比茲壓控振蕩器，包括：第一負阻電路101、第二負阻電路102、負阻增強電路103以及諧振電路104；所述諧振電路104為電感電容并聯(lián)諧振結(jié)構(gòu)，決定振蕩器的振蕩頻率并提供頻率調(diào)諧的功能；第一負阻電路101和第二負阻電路102用于產(chǎn)生負阻，以抵消諧振電路104的阻性損耗，從而產(chǎn)生穩(wěn)定的振蕩輸出；所述負阻增強電路103用于進一步提高振蕩器有源電路的負阻，從而縮短振蕩器的起振時間；

所述第一負阻電路101的第一端與負阻增強電路103的第五端連接，第一負阻電路101的第二端與諧振電路104的第一端連接；所述諧振電路104的第二端與第二負阻電路102的第二端連接，諧振電路104的第三端接電源vdd，諧振電路104的第四端接頻率調(diào)諧電壓vtune；所述第二負阻電路102的第一端與負阻增強電路103的第五端連接；所述第一負阻電路101的第三端與負阻增強電路103的第一端連接，第一負阻電路101的第二端與負阻增強電路103的第二端連接；所述第二負阻電路102的第三端與負阻增強電路103的第三端連接，第二負阻電路102的第二端與負阻增強電路103的第四端連接；所述負阻增強電路103的第五端接地。

如圖3所示，諧振電路104包括：第一電感l(wèi)1、第二電感l(wèi)2、第一變?nèi)萜鱟var1以及第二變?nèi)萜鱟var2；所述第一變?nèi)萜鱟var1的第一端與第一電感l(wèi)1的第一端連接，共同作為諧振電路104的第一端vop，用于輸出第一振蕩信號；所述第一電感l(wèi)1的第二端與第二電感l(wèi)2的第一端連接，共同作為諧振電路104的第三端；所述第二電感l(wèi)2的第二端與第二變?nèi)萜鱟var2的第一端連接，共同作為諧振電路104的第二端von，用于輸出第二振蕩信號；所述第二變?nèi)萜鱟var2的第二端與第一變?nèi)萜鱟var1的第二端連接，共同作為諧振電路104的第四端。

如圖3所示，第一負阻電路101包括：第一nmos晶體管m1、第一電容c1以及第二電容c2；第一nmos晶體管m1的柵極作為第一負阻電路101的第二端，第一nmos晶體管m1的漏極接電源vdd，第一nmos晶體管m1的源極與第一電容c1的第一端連接；第一nmos晶體管m1的源極與m1的體端連接，共同作為第一負阻電路101的第三端；第一電容c1的第二端與第一nmos晶體管m1的柵極連接；第一nmos晶體管m1的源極還與第二電容c2的第一端連接；第二電容c2的第二端作為第一負阻電路101的第一端。

如圖3所示，第二負阻電路102包括：第二nmos晶體管m2、第三電容c3以及第四電容c4；第二nmos晶體管m2的柵極作為第二負阻電路102的第二端，第二nmos晶體管m2的漏極接電源vdd，第二nmos晶體管m2的源極與第三電容c3的第一端連接；第二nmos晶體管m2的源極與m2的體端連接，共同作為第二負阻電路102的第三端；第三電容c3的第二端與第二nmos晶體管m2的柵極連接；第二nmos晶體管m2的源極還與第四電容c4的第一端連接；第四電容c4的第二端作為第二負阻電路102的第一端。

如圖3所示，負阻增強電路103包括：第三nmos晶體管m3與第四nmos晶體管m4；第三nmos晶體管m3的漏極作為負阻增強電路103的第一端，第三nmos晶體管m3的柵極作為負阻增強電路103的第四端；第三nmos晶體管m3的源極與第四nmos晶體管m4的源極連接，共同作為負阻增強電路103的第五端，第三nmos晶體管m3的體端與第四nmos晶體管m4的漏極連接；第四nmos晶體管m4的漏極作為負阻增強電路103的第三端，第四nmos晶體管m4的柵極作為負阻增強電路103的第二端；第四nmos晶體管m4的體端與第三nmos晶體管m3的漏極連接。

本發(fā)明的另一種方案如圖4所示，一種差分考比茲壓控振蕩器，包括：第一負阻電路201、第二負阻電路202、負阻增強電路203以及諧振電路204；所述諧振電路204為電感電容并聯(lián)諧振結(jié)構(gòu)，決定振蕩器的振蕩頻率并提供頻率調(diào)諧的功能；第一負阻電路201和第二負阻電路202用于產(chǎn)生負阻，以抵消諧振電路204的阻性損耗，從而產(chǎn)生穩(wěn)定的振蕩輸出；所述負阻增強電路203用于進一步提高振蕩器有源電路的負阻，從而縮短振蕩器的起振時間；

所述第一負阻電路201的第一端與負阻增強電路203的第五端連接，第一負阻電路201的第二端與諧振電路204的第一端連接；所述諧振電路204的第二端與第二負阻電路202的第二端連接，諧振電路204的第三端接地，諧振電路204的第四端接頻率調(diào)諧電壓vtune；所述第二負阻電路202的第一端與負阻增強電路203的第五端連接；所述第一負阻電路201的第三端與負阻增強電路203的第一端連接，第一負阻電路201的第二端與負阻增強電路203的第二端連接；所述第二負阻電路202的第三端與負阻增強電路203的第三端連接，第二負阻電路202的第二端與負阻增強電路203的第四端連接；所述負阻增強電路203的第五端接電源vdd。

如圖4所示，諧振電路204包括：第一電感l(wèi)1、第二電感l(wèi)2、第一變?nèi)萜鱟var1以及第二變?nèi)萜鱟var2；所述第一變?nèi)萜鱟var1的第一端與第一電感l(wèi)1的第一端連接，共同作為諧振電路204的第一端vop，用于輸出第一振蕩信號；所述第一電感l(wèi)1的第二端與第二電感l(wèi)2的第一端連接，共同作為諧振電路204的第三端；所述第二電感l(wèi)2的第二端與第二變?nèi)萜鱟var2的第一端連接，共同作為諧振電路204的第二端von，用于輸出第二振蕩信號；所述第二變?nèi)萜鱟var2的第二端與第一變?nèi)萜鱟var1的第二端連接，共同作為諧振電路204的第四端。

如圖4所示，第一負阻電路201包括：第一pmos晶體管m1、第一電容c1以及第二電容c2；所述第一pmos晶體管m1的柵極作為第一負阻電路201的第二端，第一pmos晶體管m1的漏極接地，第一pmos晶體管m1的源極作為第一負阻電路201的第三端，第一pmos晶體管m1的源極與第一電容c1的第一端連接；所述第一pmos晶體管m1的源極與第一pmos晶體管m1的體端連接，共同作為第一負阻電路201的第三端；所述第一電容c1的第二端與第一pmos晶體管m1的柵極連接；所述第一pmos晶體管m1的源極還與第二電容c2的第一端連接；所述第二電容c2的第二端作為第一負阻電路201的第一端。

如圖4所示，第二負阻電路202包括：第二pmos晶體管m2、第三電容c3以及第四電容c4；所述第二pmos晶體管m2的柵極作為第二負阻電路202的第二端，第二pmos晶體管m2的漏極接地，第二pmos晶體管m2的源極作為第二負阻電路202的第三端，第二pmos晶體管m2的源極與第三電容c3的第一端連接；所述第二pmos晶體管m2的源極與第二pmos晶體管m2的體端連接，共同作為第二負阻電路202的第三端；所述第三電容c3的第二端與第二pmos晶體管m2的柵極連接；所述第二pmos晶體管m2的源極還與第四電容c4的第一端連接；所述第四電容c4的第二端作為第二負阻電路202的第一端。

如圖4所示，負阻增強電路203包括：第三pmos晶體管m3與第四pmos晶體管m4；所述第三pmos晶體管m3的漏極作為負阻增強電路203的第一端，第三pmos晶體管m3的柵極作為負阻增強電路203的第四端；所述第三pmos晶體管m3的源極與第四pmos晶體管m4的源極連接，共同作為負阻增強電路203的第五端；所述第三pmos晶體管m3的體端與第四pmos晶體管m4的漏極連接；所述第四pmos晶體管m4的漏極作為負阻增強電路203的第三端，第四pmos晶體管m4的柵極作為負阻增強電路203的第二端；所述第四pmos晶體管m4的體端與第三pmos晶體管m3的漏極連接。

下面結(jié)合圖3通過具體的工作流程對本發(fā)明的內(nèi)容進行闡述：

諧振電路104中的第一電感l(wèi)1、第二電感l(wèi)2、第一變?nèi)萜鱟var1以及第二變?nèi)萜鱟var2形成并聯(lián)電感電容諧振電路，決定了振蕩電路的諧振頻率；通過對端口vtune施加可變電壓，從而改變第一變?nèi)萜鱟var1和第二變?nèi)萜鱟var2的容值，實現(xiàn)振蕩頻率的調(diào)諧功能。

第一負阻電路101與第二負阻電路102構(gòu)成了振蕩器的主負阻電路；電容器c1和c2組成的容性分壓器在第一nmos晶體管m1的柵極和源極形成正反饋，從而產(chǎn)生負阻以補償諧振電路104的阻性損耗；同理，電容器c3和c4組成的容性分壓器在m2的柵極和源極形成正反饋，從而產(chǎn)生負阻以補償諧振電路104的阻性損耗；第一負阻電路101與第二負阻電路102通過電容器c2和c4的公共接地端的耦合實現(xiàn)差分振蕩。

負阻增強電路103在電路的起振過程中提供額外的負阻，增強了有源電路部分的總負阻，從而降低了振蕩器的起振難度，縮短了振蕩器的起振時間；m3和m4的體端分別通過低振蕩擺幅節(jié)點vsn和vsp實現(xiàn)動態(tài)體偏置，這在動態(tài)降低m3和m4的閾值電壓的同時，還將m3和m4的體跨導(dǎo)利用起來進一步增強電路的負阻。

所述差分考比茲壓控振蕩器中的高振蕩擺幅節(jié)點vop和von提供差分振蕩輸出信號。

本發(fā)明具有的降低所需電源電壓和負阻增強原理具體為：以圖3中的nmos晶體管m3為例，其體端被nmos晶體管m2的源極電壓動態(tài)偏置。當(dāng)節(jié)點vsn的電壓處于正半周時，可以得到nmos晶體管m3的閾值電壓vth,m3為

其中，vth0是nmos晶體管的本征閾值電壓，γ表示體效應(yīng)系數(shù)，φf是硅襯底的功函數(shù)，vs,dc表示nmos晶體管m2源極的靜態(tài)偏置電壓，vo表示振蕩器的單端輸出擺幅，ω為振蕩角頻率，n為抽頭電容c1、c2(和c3、c4)的分壓比，由下式給出

其中，c1＝c3、c2＝c4。由式(1)可知，因為動態(tài)前向體偏置結(jié)構(gòu)的使用，nmos晶體管m3的閾值電壓被減小。同理，nmos晶體管m4的閾值電壓也被動態(tài)調(diào)節(jié)，因此降低了電路起振所需的最低電源電壓。

動態(tài)體偏置技術(shù)除了降低nmos晶體管m3和m4的閾值電壓(因此降低了電路所需的最小電源電壓)之外，還降低了振蕩器的起振難度。圖5給出了圖3所示的壓控振蕩器的有源電路部分的原理圖，利用小信號等效電路分析方法可得到其差分導(dǎo)納yin的實部為

其中，gm1和gm3分別為nmos晶體管m1/m2和m3/m4的小信號跨導(dǎo)，gmb3是nmos晶體管m3/m4的小信號體跨導(dǎo)。同理可得，圖1所示的傳統(tǒng)漏源反饋差分考比茲振蕩器的小信號電導(dǎo)為

其中，gm1為nmos晶體管m1/m2的小信號跨導(dǎo)。

對比式(3)和式(4)可知：在同等偏置條件下，本發(fā)明的考比茲振蕩器的負電導(dǎo)比傳統(tǒng)考比茲振蕩器的負電導(dǎo)提升了大約0.5{1+(gm3+gmb3)/[(1–n)(gm1–gmb3)]}。因此，在同等功耗下，本發(fā)明的考比茲振蕩器具有更短的起振時間；或者在相同的起振時間下，本發(fā)明的考比茲振蕩器的功耗更低。

通過合理地選擇抽頭電容c1、c2(和c3、c4)的分壓比n，可以提高振蕩器的輸出擺幅并降低其相位噪聲。如圖3所示，當(dāng)nmos晶體管m1/m2進入三極管區(qū)時，本發(fā)明的考比茲壓控振蕩器的單端輸出擺幅vo可以近似為

其中，vdd和vs分別為電源電壓和低擺幅節(jié)點vsp/vsn的穩(wěn)態(tài)平均電壓。由式(5)可知：通過選擇較小的n，可以提高振蕩器的輸出擺幅。雖然較小的n不利于電路的起振，但是負阻增強電路的使用在一定程度上降低了電路起振的難度，因此可以選擇較小的n來得到高輸出擺幅以及較低的遠端相位噪聲。

當(dāng)振蕩器的輸出擺幅很大時，直接使用高擺幅節(jié)點來實現(xiàn)晶體管的閾值電壓動態(tài)調(diào)節(jié)會導(dǎo)致晶體管的體–漏、體–源寄生二極管正向?qū)ǎ虼藭@著降低諧振電路的品質(zhì)因素，從而惡化振蕩器的相位噪聲性能。圖6展示了一個寬長比為2μm/0.18μm的nmos晶體管的體端電流隨體源電壓vbs變化的曲線，可以看到：當(dāng)vbs大于0.8v時，晶體管的體端電流急劇增大，此時nmos晶體管的寄生二極管正向?qū)āＨ鐖D7所示，本發(fā)明利用考比茲振蕩器固有的抽頭電容得到低擺幅節(jié)點，通過將兩個低擺幅節(jié)點vsp和vsn分別連接至nmos晶體管m4和m3的體端來實現(xiàn)動態(tài)體偏置，從而避免了晶體管寄生二極管在高電壓下的正向?qū)▎栴}。

結(jié)合圖7，本發(fā)明具有的低相位噪聲特性的具體原理為：

1.由lesson理論可知：振蕩器的遠端相位噪聲與振蕩信號的功率成反比。通過調(diào)節(jié)抽頭電容的比例，本發(fā)明的差分考比茲振蕩器的輸出擺幅可以超過電源軌，因此能降低遠端相位噪聲(1/f²區(qū)域)；

2.由hajimiri和lee的脈沖靈敏度函數(shù)理論可知：考比茲振蕩器的脈沖工作模式使得nmos晶體管m1和m2的溝道熱噪聲在輸出信號處于峰值時最大，而此時輸出振蕩信號的相位對噪聲是最不敏感的，因此nmos晶體管m1和m2的溝道熱噪聲轉(zhuǎn)化為較少的相位噪聲，所以考比茲振蕩器本身就具有低相位噪聲的特點；

3.晶體管的閃爍噪聲與硅–柵氧接觸面的陷阱對少數(shù)載流子的捕獲/釋放過程有關(guān)，而工作在開關(guān)狀態(tài)下的晶體管通過調(diào)制捕獲/釋放的時間常數(shù)使得其閃爍噪聲更低。負阻增強電路中的nmos晶體管m3和m4周期性地工作在反型區(qū)和累積區(qū)，這種開關(guān)工作狀態(tài)降低了晶體管m3和m4的閃爍噪聲；此外動態(tài)體偏置技術(shù)的使用使得nmos晶體管m3和m4在關(guān)狀態(tài)下進入深累積區(qū)，這進一步降低了其閃爍噪聲，因此也降低了振蕩器的近端相位噪聲(1/f³區(qū)域)；

4.nmos晶體管m1和m2的源極是分離的，即兩者無共模節(jié)點，因此由共模節(jié)點處的二次諧波產(chǎn)生的閃爍噪聲上變頻被極大地抑制，從而提升了振蕩器的近端相位噪聲性能。

下面通過具體的實驗數(shù)據(jù)對本發(fā)明的效果進行說明，在這一實施例中，差分考比茲壓控振蕩器電路采用tsmc0.18μmrfcmos工藝實現(xiàn)，使用0.6v電源供電，電路的穩(wěn)態(tài)工作電流為7.85ma。為了得到高振蕩擺幅，選取的電容分壓比n的值為1/5。

圖8給出了圖3所示的差分考比茲壓控振蕩器各節(jié)點的電壓波形和四個nmos晶體管的漏極電流波形，由該圖可知：壓控振蕩器輸出節(jié)點vop和von的擺幅超過了電源電壓和地，實現(xiàn)了高擺幅輸出。低擺幅節(jié)點vsp和vsn的最高電壓約為0.5v(低于0.6v的電源電壓)，因此避免了動態(tài)體偏置nmos晶體管m3和m4的體–漏、體–源寄生二極管正向?qū)ā?/p>

圖9給出了差分考比茲壓控振蕩器在3.76ghz振蕩頻率下的相位噪聲性能仿真結(jié)果：在10khz/100khz/1mhz頻偏處的相位噪聲分別為–77.89/–104.64/–127.66dbc/hz，相位噪聲的1/f³拐角頻率僅為60khz。綜合考慮壓控振蕩器的功耗和相位噪聲性能，由式(6)得到振蕩器的優(yōu)值(figure-of-merit，fom)為192.4dbc/hz。

fom＝20lg(f0/δf)–10lg(pdiss/1mw)–l(δf)(6)

以上結(jié)果表明，本申請的一種差分考比茲壓控振蕩器在低壓工作條件下的展現(xiàn)出了優(yōu)異的相位噪聲性能，在無需使用復(fù)雜的變壓器耦合或額外電感的情況下得到了超過電源電壓的單端輸出擺幅，具有低電壓工作、高性能和低成本的優(yōu)點。

本領(lǐng)域的普通技術(shù)人員將會意識到，這里所述的實施例是為了幫助讀者理解本發(fā)明的原理，應(yīng)被理解為本發(fā)明的保護范圍并不局限于這樣的特別陳述和實施例。對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明中的晶體管m1、m2、m3、m4還可以是雙極結(jié)型晶體管bjt或異質(zhì)結(jié)雙極晶體管hbt，如圖10所示為將晶體管m1、m2、m3、m4選型為雙極結(jié)型晶體管bjt的電路連接示意圖，m1、m2、m3、m4選型為異質(zhì)結(jié)雙極晶體管hbt的具體電路連接也可參考圖10的連接方式；

并且晶體管m1、m2、m3、m4可以是pmos、nmos、bjt、hbt的組合使用，如圖11所示為m1、m2選型為npn型bjt，m3、m4選型為nmos的組合電路連接示意圖，上述變形均能實現(xiàn)本申請的技術(shù)效果；總之本申請技術(shù)方案可以有多種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的權(quán)利要求范圍之內(nèi)。