本申請(qǐng)是申請(qǐng)日為2012年6月8日、申請(qǐng)?zhí)枮?01210188718.9、發(fā)明名稱為“數(shù)?；旌湘i相環(huán)”的發(fā)明專利申請(qǐng)的分案申請(qǐng)。

示范性實(shí)施例總體上涉及鎖相環(huán)。

背景技術(shù)：

鎖相環(huán)(pll)是一種已經(jīng)用于產(chǎn)生具有與基準(zhǔn)輸入信號(hào)的相位相關(guān)的相位的輸出信號(hào)的電子電路。pll通常包括鑒相器、低通濾波器、可變頻率振蕩器和反饋路徑。在傳統(tǒng)的模擬pll中，鑒相器是模擬乘法器，振蕩器是壓控振蕩器。

傳統(tǒng)模擬pll的局限之一是輸入頻率通常必須至少高于pll的帶寬。通常，輸入頻率必須是pll的帶寬的至少五倍高以維持輸出信號(hào)穩(wěn)定性。隨著基準(zhǔn)頻率變小，pll帶寬收窄以滿足穩(wěn)定性標(biāo)準(zhǔn)。低通濾波器的電阻器和電容器值于是增大以順應(yīng)更窄的pll帶寬。更小的基準(zhǔn)頻率因此需要更大的電阻器和電容器，它們可能對(duì)集成來(lái)說(shuō)不實(shí)用。這些局限限制了模擬pll在具有慢輸入基準(zhǔn)時(shí)鐘頻率和缺乏用于更大的外部電阻器或電容器的空間的應(yīng)用中的使用。這些應(yīng)用可包括低功率便攜式設(shè)備，諸如電池操作的移動(dòng)計(jì)算設(shè)備、智能電話和電子設(shè)備。

一般來(lái)說(shuō)，當(dāng)歸一化環(huán)路增益(k)乘以環(huán)路濾波器零點(diǎn)的時(shí)間常數(shù)小于下面的角頻率的函數(shù)f(ωin)時(shí)，模擬pll是穩(wěn)定的。

為了繞開該穩(wěn)定性限制，制造者已經(jīng)引入額外的外部無(wú)源信號(hào)調(diào)節(jié)元件，舉例來(lái)說(shuō)，諸如電阻器和電容器，來(lái)實(shí)現(xiàn)窄的環(huán)路帶寬，從而使pll鎖定到低的輸入頻率基準(zhǔn)信號(hào)。增加這些額外的外部電阻器和電容器可增大時(shí)間常數(shù)τz，因?yàn)樵谝恍?shí)施例中，τz＝rzcc，而k＝icpkoscrz/2πn，盡管在另一些實(shí)施例中，其他函數(shù)可用于計(jì)算時(shí)間常數(shù)和/或歸一化環(huán)路增益。然而，這些額外元件需要額外空間且具有與更高的集成電路引腳數(shù)相關(guān)聯(lián)的附加成本。隨著便攜式計(jì)算和電子設(shè)備變得更小，愈發(fā)期望小型化電路尺寸并消除外部元件。

因此，需要能處理更慢基準(zhǔn)頻率輸入信號(hào)而無(wú)需額外的外部信號(hào)調(diào)節(jié)元件諸如電阻器和電容器的模擬pll電路。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的一個(gè)方面，一種集成電路可以包括：數(shù)字鎖相環(huán)，具有與該集成電路的引腳耦接的輸入；以及模擬鎖相環(huán)，具有與該數(shù)字鎖相環(huán)的輸出耦接的輸入，其中，該引腳耦接到時(shí)鐘源而沒(méi)有使用直接耦接到該引腳的無(wú)源信號(hào)調(diào)節(jié)元件。

在一示范性實(shí)施例中，所述數(shù)字鎖相環(huán)具有窄帶寬，該窄帶寬選擇為從較低頻率輸入信號(hào)生成具有高通抖動(dòng)的較高頻率輸出信號(hào)，而拒絕低頻抖動(dòng)。

在一示范性實(shí)施例中，所述模擬鎖相環(huán)包括濾波器以對(duì)所述較高頻率輸出信號(hào)中的高通抖動(dòng)進(jìn)行濾波。

在一示范性實(shí)施例中，所述數(shù)字鎖相環(huán)的環(huán)路帶寬配置成鎖定到小于48khz的基準(zhǔn)輸入頻率，且所述數(shù)字鎖相環(huán)配置成生成較高頻率數(shù)字鎖相環(huán)輸出信號(hào)。

在一示范性實(shí)施例中，比所述數(shù)字鎖相環(huán)的環(huán)路帶寬更高的所述模擬鎖相環(huán)的環(huán)路帶寬被選擇以對(duì)與所述較高頻率數(shù)字鎖相環(huán)輸出信號(hào)相關(guān)聯(lián)的抖動(dòng)進(jìn)行濾波，且所述模擬鎖相環(huán)配置成生成具有比所述數(shù)字鎖相環(huán)的頻率更高的頻率的輸出信號(hào)而沒(méi)有使用無(wú)源信號(hào)調(diào)節(jié)元件。

在一示范性實(shí)施例中，所述數(shù)字鎖相環(huán)包括數(shù)字鑒相器以檢測(cè)所述基準(zhǔn)信號(hào)與所述數(shù)字鎖相環(huán)的縮放輸出信號(hào)之間的相位差。

在一示范性實(shí)施例中，所述數(shù)字鎖相環(huán)包括耦接到所述數(shù)字鑒相器的輸出以生成所述模擬鎖相環(huán)的輸入信號(hào)的數(shù)控振蕩器，所述數(shù)控振蕩器由自由振蕩式芯片上環(huán)形振蕩器鐘控。

在一示范性實(shí)施例中，所述數(shù)字鎖相環(huán)包括耦接在所述數(shù)字鑒相器和所述數(shù)控振蕩器之間的計(jì)數(shù)器和低通濾波器。

在一示范性實(shí)施例中，所述自由振蕩式環(huán)形振蕩器包括鏈?zhǔn)今罱釉谝黄鸬钠鏀?shù)個(gè)倒相器。

在一示范性實(shí)施例中，所述數(shù)字鎖相環(huán)包括縮放器以將所述數(shù)控振蕩器的輸出縮放到高到足以維持模擬鎖相環(huán)穩(wěn)定性的頻率。

在一示范性實(shí)施例中，所述基準(zhǔn)信號(hào)在32khz和49khz之間或附近，所述數(shù)控振蕩器在25mhz和60mhz之間或附近振蕩，所生成的模擬鎖相環(huán)輸入信號(hào)在11mhz和12mhz之間或附近。

在一示范性實(shí)施例中，所述數(shù)控振蕩器以37.5mhz的標(biāo)稱頻率振蕩。

在一示范性實(shí)施例中，所述模擬鎖相環(huán)的輸出在45mhz和49mhz之間或附近。

在一示范性實(shí)施例中，所述模擬鎖相環(huán)包括模擬鑒相器、電荷泵、低通濾波器、壓控振蕩器和縮放器。

在一示范性實(shí)施例中，所述集成電路嵌入在低功率設(shè)備中。

在一示范性實(shí)施例中，所述低功率設(shè)備是便攜式計(jì)算設(shè)備、電話設(shè)備和媒體播放設(shè)備中的至少一種。

根據(jù)本發(fā)明的另一方面，一種生成模擬鎖相環(huán)輸入信號(hào)的方法可以包括：在數(shù)字鑒相器處識(shí)別基準(zhǔn)信號(hào)和該基準(zhǔn)信號(hào)的縮放變體之間的相位差，所述基準(zhǔn)信號(hào)的頻率沒(méi)有高到足以維持模擬鎖相環(huán)的穩(wěn)定性；基于所識(shí)別的相位差在數(shù)控振蕩器處生成模擬鎖相環(huán)輸入信號(hào)，該模擬鎖相環(huán)輸入信號(hào)的頻率高到足以維持模擬鎖相環(huán)的穩(wěn)定性；以及縮放所生成的模擬鎖相環(huán)輸入信號(hào)以生成所述基準(zhǔn)信號(hào)的縮放變體。

在一示范性實(shí)施例中，所述數(shù)控振蕩器由自由振蕩式環(huán)形振蕩器鐘控。

在一示范性實(shí)施例中，所述自由振蕩式環(huán)形振蕩器包括鏈?zhǔn)今罱釉谝黄鸬钠鏀?shù)個(gè)倒相器。

在一示范性實(shí)施例中，該方法在耦接到模擬鎖相環(huán)的數(shù)字鎖相環(huán)中執(zhí)行，所生成的模擬鎖相環(huán)輸入信號(hào)通過(guò)所述耦接被供給到所述模擬鎖相環(huán)。

在一示范性實(shí)施例中，所述相位差通過(guò)所述數(shù)字鎖相環(huán)中的數(shù)字鑒相器來(lái)識(shí)別。

根據(jù)本發(fā)明的另一方面，一種生成模擬鎖相環(huán)輸入信號(hào)的方法可以包括：在印刷電路板上的跡線與連接到該印刷電路板的數(shù)字鑒相器之間傳輸時(shí)鐘信號(hào)，而沒(méi)有通過(guò)無(wú)源信號(hào)調(diào)節(jié)元件來(lái)調(diào)節(jié)該時(shí)鐘信號(hào)；在數(shù)字鑒相器處識(shí)別時(shí)鐘信號(hào)與該時(shí)鐘信號(hào)的縮放變體之間的相位差；基于所識(shí)別的相位差在數(shù)控振蕩器處生成模擬鎖相環(huán)輸入信號(hào)；以及縮放所生成的模擬鎖相環(huán)輸入信號(hào)以生成所述基準(zhǔn)信號(hào)的縮放變體。

根據(jù)本發(fā)明的另一方面，一種系統(tǒng)可以包括：印刷電路板，具有用于時(shí)鐘信號(hào)的跡線，以及集成電路，安裝在該印刷電路板上且具有連接到該跡線的輸入引腳，沒(méi)有無(wú)源信號(hào)調(diào)節(jié)元件耦接到該引腳，該集成電路包括：數(shù)字鎖相環(huán)，具有與該引腳耦接的輸入；以及模擬鎖相環(huán)，具有與該數(shù)字鎖相環(huán)的輸出耦接的輸入。

根據(jù)本發(fā)明的另一方面，一種數(shù)?；旌湘i相環(huán)可以包括：數(shù)字鎖相環(huán)；以及模擬鎖相環(huán)，其中來(lái)自振蕩器的沒(méi)有通過(guò)振蕩器外部的無(wú)源信號(hào)調(diào)節(jié)元件縮放的基準(zhǔn)信號(hào)被耦接到所述數(shù)字鎖相環(huán)的輸入，且所述數(shù)字鎖相環(huán)的輸出被耦接到所述模擬鎖相環(huán)的輸入。

根據(jù)本發(fā)明的另一方面，一種數(shù)?；旌湘i相環(huán)可以包括：耦接到基準(zhǔn)信號(hào)的數(shù)字鎖相環(huán)；以及耦接到該數(shù)字鎖相環(huán)的模擬鎖相環(huán)，其中該數(shù)字鎖相環(huán)從該基準(zhǔn)信號(hào)生成模擬鎖相環(huán)輸入信號(hào)，該基準(zhǔn)信號(hào)具有沒(méi)有高到足以維持模擬鎖相環(huán)的穩(wěn)定性的較低頻率，該模擬鎖相環(huán)輸入信號(hào)具有高到足以維持模擬鎖相環(huán)的穩(wěn)定性的頻率。

在一示范性實(shí)施例中，所述集成電路用于向音頻處理器提供放大的時(shí)鐘信號(hào)。

在一示范性實(shí)施例中，所述音頻處理器連接到該印刷電路板。

根據(jù)本發(fā)明的另一方面，一種集成電路可以包括：數(shù)字鎖相環(huán)，具有與具有頻率的基準(zhǔn)輸入信號(hào)ωin耦接的輸入且具有選擇來(lái)生成較高頻率輸出信號(hào)ωout的環(huán)路帶寬；以及模擬鎖相環(huán)，具有與該數(shù)字鎖相環(huán)的較高頻率輸出信號(hào)ωout耦接的輸入，該模擬鎖相環(huán)具有電阻rz、電容cc、歸一化環(huán)路增益k以及環(huán)路濾波器零點(diǎn)時(shí)間常數(shù)τz，其中

附圖說(shuō)明

圖1示出本發(fā)明一實(shí)施例中組合的數(shù)字pll和模擬pll。

圖2示出一實(shí)施例中數(shù)字pll和模擬pll的示范性配置。

圖3示出從較低頻率基準(zhǔn)信號(hào)產(chǎn)生模擬pll輸入信號(hào)的示范性過(guò)程。

圖4示出多個(gè)示范性低功率設(shè)備，該設(shè)備包含本發(fā)明的實(shí)施例以產(chǎn)生用于節(jié)省設(shè)備功率的較低頻率基準(zhǔn)信號(hào)。

圖5示出本發(fā)明一實(shí)施例中在印刷電路板上的音頻處理設(shè)備的示范性配置。

具體實(shí)施方式

在本發(fā)明一實(shí)施例中，數(shù)字pll可以與模擬pll組合，使得數(shù)字pll的輸出在足夠高的頻率從而在基準(zhǔn)時(shí)鐘信號(hào)太低而不能維持穩(wěn)定性時(shí)維持模擬pll中的穩(wěn)定性。數(shù)字pll可以包括縮放電路(scalingcircuit)，諸如pll的反饋路徑中的分頻器，以從較低頻率基準(zhǔn)輸入信號(hào)產(chǎn)生較高頻率輸出信號(hào)。數(shù)字pll還可使用芯片上自由振蕩式振蕩器作為數(shù)控振蕩器(nco)的時(shí)鐘。數(shù)字pll中的每個(gè)部件可以利用數(shù)字門和寄存器實(shí)現(xiàn)。實(shí)施例中的數(shù)字pll的操作和穩(wěn)定性標(biāo)準(zhǔn)可以類似于模擬pll的標(biāo)準(zhǔn)。為了滿足數(shù)字pll中的穩(wěn)定性標(biāo)準(zhǔn)，窄帶寬低通濾波器可包括數(shù)字門和寄存器。這也使得數(shù)字pll能容易地集成在多種設(shè)備中。在一實(shí)施例中，數(shù)字pll可以設(shè)計(jì)為鎖定到基準(zhǔn)輸入頻率。

該鎖定過(guò)程可以通過(guò)將計(jì)數(shù)器和增益器(gain)組合為數(shù)字pll內(nèi)的乘法器的一部分以在鎖定過(guò)程期間增大數(shù)字pll的環(huán)路帶寬而得到加快。組合計(jì)數(shù)器和增益器電路使得計(jì)數(shù)器的輸出能被縮放，由此增大數(shù)字pll的帶寬。當(dāng)數(shù)字pll接近鎖定到基準(zhǔn)輸入頻率上時(shí)，增益器可以被繞開或者以其它方式減小從而降低數(shù)字pll的帶寬。

數(shù)字pll中的數(shù)字電路可以配置成產(chǎn)生足夠窄的環(huán)路帶寬以產(chǎn)生高頻率輸出而不需要額外的外部信號(hào)調(diào)節(jié)元件，諸如電阻器和電容器。雖然來(lái)自數(shù)字pll的高頻輸出也可包括部分地由于數(shù)字電路的使用而引起的高頻抖動(dòng)，但是高頻抖動(dòng)(jitter)可以在耦接到數(shù)字pll的模擬pll處被濾除。模擬pll可以配置成包括足夠高的環(huán)路帶寬以濾除抖動(dòng)并消除對(duì)更大的信號(hào)調(diào)節(jié)元件諸如電阻器和/或電容器的需要。

圖1示出一實(shí)施例中的數(shù)?；旌蟨ll100的示范性配置?；旌闲蚿ll100可以包括耦接到模擬pll120的數(shù)字pll110。數(shù)字pll110可包括縮放電路111以使基準(zhǔn)時(shí)鐘信號(hào)頻率102倍增。數(shù)字pll110可以使用數(shù)控振蕩器作為其振蕩器。在一實(shí)施例中，縮放電路111可以將字時(shí)鐘信號(hào)頻率乘以整數(shù)因子y，在一實(shí)施例中“y”可以是2的冪數(shù)。在一實(shí)施例中，“y”可以是可編程的并且可以根據(jù)應(yīng)用而變化。在另一些實(shí)施例中，可以使用其它乘法器和倍增因子。

一旦基準(zhǔn)時(shí)鐘信號(hào)102的頻率被縮放，更高頻率就可以發(fā)送到耦接的模擬pll120。模擬pll可以包括倍頻和/或分頻器121、和/或小數(shù)n合成器122。這些分頻器、倍頻器和/或小數(shù)n頻率合成器可以是可編程的以適應(yīng)不同的期望縮放輸出頻率。例如，倍頻/分頻器121的乘數(shù)/除數(shù)“x”以及小數(shù)n合成器122的導(dǎo)致平均頻率乘數(shù)(r+n/m)的參數(shù)r、m、n可以是可編程的。

分頻器、倍頻器和/或小數(shù)n頻率合成器可以根據(jù)特定應(yīng)用生成一個(gè)或更多縮放頻率。例如，如圖1所示，分頻器121可以縮放來(lái)自數(shù)字pll110的倍增字時(shí)鐘信號(hào)以生成第一輸出信號(hào)125。第一輸出信號(hào)125然后可以作為例如縮放時(shí)鐘信號(hào)輸出。第一輸出信號(hào)125和/或來(lái)自數(shù)字pll110的輸出信號(hào)還可以輸入到小數(shù)n合成器122，合成器122可以生成不同于第一縮放信號(hào)125的額外輸出信號(hào)126。額外輸出信號(hào)可以例如對(duì)應(yīng)于用于其它處理功能的備選縮放時(shí)鐘信號(hào)。

圖2示出一實(shí)施例中的數(shù)字pll210和模擬pll230的示范性配置。數(shù)字pll可以包括比較和檢測(cè)基準(zhǔn)時(shí)鐘信號(hào)102與來(lái)自數(shù)控振蕩器214的輸出的經(jīng)過(guò)縮放器(scaler)215之后的反饋信號(hào)之間的相位差的數(shù)字鑒相器211，縮放器215可以包括分頻器。盡管縮放器215示出為包括在反饋路徑中，但是縮放器可以諸如通過(guò)耦接到數(shù)控振蕩器214的輸出而包括在主路徑中。數(shù)字鑒相器211的輸出然后可以通過(guò)乘法器212縮放或者倍乘。

乘法器212可以包括計(jì)數(shù)器和增益器電路從而在數(shù)字pll嘗試鎖定到基準(zhǔn)頻率時(shí)或者在信號(hào)電平變化導(dǎo)致的增大振蕩的周期期間增大帶寬。一旦數(shù)字pll接近獲得基準(zhǔn)信號(hào)上的鎖定或者由信號(hào)電平改變諸如電壓改變導(dǎo)致的振蕩已經(jīng)降低，帶寬就可以減小。然后縮放輸出信號(hào)可以通過(guò)低通濾波器213被過(guò)濾并用來(lái)控制數(shù)控振蕩器214。數(shù)控振蕩器214可以由自由振蕩式振蕩器216(諸如自由振蕩式環(huán)形振蕩器)鐘控。數(shù)控振蕩器214也可以配置成以與模擬pll中的壓控振蕩器類似的方式操作。

自由振蕩式環(huán)形振蕩器可以包括鏈?zhǔn)今罱釉谝黄鸬钠鏀?shù)個(gè)非門，最后一個(gè)非門的輸出耦接到第一個(gè)非門的輸入。在另一些實(shí)施例中可以使用其它自由振蕩式振蕩器。

來(lái)自數(shù)控振蕩器214的輸出信號(hào)225(其可以是基于縮放器215中的縮放因子的基準(zhǔn)時(shí)鐘信號(hào)102的縮放變體)然后可以用作到模擬pll230的輸入。在一實(shí)施例中，縮放器215的縮放因子可以選擇為使得數(shù)控振蕩器214的輸出在足夠高的頻率以提供模擬pll230中的穩(wěn)定性。

在一實(shí)施例中，基準(zhǔn)時(shí)鐘信號(hào)102可以在32khz和48khz之間或附近?？s放器215可以增大基準(zhǔn)時(shí)鐘信號(hào)102的頻率到256倍或384倍。自由振蕩式振蕩器可以在25mhz和60mhz之間或附近和/或以37.5mhz的標(biāo)稱頻率振蕩。數(shù)字pll的輸出可以在11mhz和12mhz之間或附近。最終，模擬pll的輸出可以在45mhz和49mhz之間或附近。在另一些實(shí)施例中，前述頻率和縮放因子可以根據(jù)特定應(yīng)用而從所述的那些改變。

來(lái)自數(shù)控振蕩器214的輸出信號(hào)225然后可以耦接到模擬鑒相器231，其是模擬pll230的輸入。模擬鑒相器231的第二輸入可以耦接到壓控振蕩器234的縮放輸出。壓控振蕩器234的輸出可以通過(guò)縮放電路235縮放，取決于應(yīng)用，縮放電路235可以包括任何類型的縮放電路，諸如分頻器、倍頻器和/或小數(shù)n合成器。

模擬鑒相器231可以生成與來(lái)自數(shù)字pll210的輸出信號(hào)225與來(lái)自壓控振蕩器234輸出的縮放信號(hào)235之間的相位差成比例的電壓信號(hào)。模擬鑒相器231的輸出可以耦接到電荷泵232的輸入。電荷泵232可以生成所期望電壓的功率信號(hào)，電壓可以因應(yīng)用而異。所產(chǎn)生的功率信號(hào)然后可以通過(guò)低通濾波器233被過(guò)濾以去除來(lái)自乘法器212、電荷泵232、鑒相器211和231以及其它pll部件的較高頻率的噪聲抖動(dòng)。

所過(guò)濾的信號(hào)然后可以耦接到壓控振蕩器234。壓控振蕩器234的振蕩頻率可以通過(guò)從過(guò)濾器233輸出的過(guò)濾信號(hào)來(lái)控制。壓控振蕩器234然后可以輸出具有比原始基準(zhǔn)時(shí)鐘信號(hào)102跟高的頻率的基準(zhǔn)信號(hào)240。

圖3示出從較低頻率的基準(zhǔn)信號(hào)生成模擬pll輸入信號(hào)的示范性過(guò)程。在框301，基準(zhǔn)信號(hào)和基準(zhǔn)信號(hào)的縮放變體的相位可以進(jìn)行比較且信號(hào)之間的相位差可以被識(shí)別。在一些實(shí)施例中該相位差可以通過(guò)數(shù)字鑒相器來(lái)識(shí)別?；鶞?zhǔn)信號(hào)可以具有沒(méi)有高到足以維持模擬鎖相環(huán)穩(wěn)定性的頻率，因?yàn)?，例如，該頻率可以小于模擬鎖相環(huán)的帶寬。

在框302，模擬鎖相環(huán)輸入信號(hào)可以基于框301中識(shí)別的相位差來(lái)生成。該模擬pll輸入信號(hào)可以基于在框301中識(shí)別的相位差在數(shù)控振蕩器處生成。數(shù)控振蕩器可以根據(jù)所識(shí)別的相位差來(lái)調(diào)節(jié)所生成的模擬pll輸入信號(hào)的頻率從而減小相位差。

在框303，所生成的模擬pll信號(hào)可以被縮放以產(chǎn)生基準(zhǔn)信號(hào)的縮放變體?；鶞?zhǔn)信號(hào)的該縮放變體然后可以在框301中與基準(zhǔn)信號(hào)相比較以識(shí)別縮放信號(hào)與基準(zhǔn)信號(hào)之間的相位差。基準(zhǔn)信號(hào)的縮放變體還可以使自由振蕩式振蕩器生成更高頻率的模擬pll輸入信號(hào)，如果例如分頻器或類似電路用于縮放所生成的模擬pll信號(hào)的話?？s放電路和/或縮放因子可以選擇為確保模擬pll輸入信號(hào)具有足夠高以維持模擬pll穩(wěn)定性的頻率。

在一些實(shí)施例中，圖3所示的方法可以在耦接到模擬pll的數(shù)字pll中執(zhí)行，所生成的模擬pll輸入通過(guò)耦接被供給到模擬pll。數(shù)字pll和模擬pll兩者都可以被包括為單個(gè)合并電路的一部分。

圖4示出多個(gè)示范性低功率設(shè)備，這些設(shè)備包含本發(fā)明的實(shí)施例以產(chǎn)生用于節(jié)省設(shè)備功率的較低頻率的晶體振蕩器(或等效的)基準(zhǔn)信號(hào)。這些低功率設(shè)備包括但不限于電池操作的媒體播放器410、便攜式音頻設(shè)備420和平板/計(jì)算設(shè)備430。這些設(shè)備中的每個(gè)可以包括混合式pll400的實(shí)施例以從具有比維持模擬pll403中的穩(wěn)定性所需的頻率更低的頻率的基準(zhǔn)信號(hào)405生成更高頻率的輸出信號(hào)406?；旌鲜絧ll400可以包括耦接到模擬pll403的數(shù)字pll401。數(shù)字pll401可以將基準(zhǔn)信號(hào)405的頻率提升到y(tǒng)倍402從而數(shù)字pll401的輸出信號(hào)至少高到足以維持模擬pll403中的穩(wěn)定性。數(shù)字pll401的輸出然后可以輸入到模擬pll403，模擬pll403可以生成可以進(jìn)一步提升到x倍404的輸出信號(hào)406。

圖5示出本發(fā)明一實(shí)施例中在印刷電路板500上的音頻處理設(shè)備的示范性配置。印刷電路板500可以包括混合式pll集成電路515、時(shí)鐘輸出電路525、串行數(shù)據(jù)輸入端口540、數(shù)字音頻信號(hào)處理器550、串行數(shù)據(jù)輸出端口560以及一個(gè)或更多串行時(shí)鐘域570。串行數(shù)據(jù)輸入端口540可以將來(lái)自印刷電路板500的音頻輸入端口的多通道音頻輸入信號(hào)541分離和/或定線到多個(gè)不同的通道中，發(fā)送至數(shù)字信號(hào)處理器550以用于進(jìn)一步的音頻信號(hào)處理。一旦數(shù)據(jù)信號(hào)處理器550完成其處理，所處理的信號(hào)就可以發(fā)送到串行數(shù)據(jù)輸出端口560，在那里所處理的音頻信號(hào)可以重引導(dǎo)到音頻處理器的多通道數(shù)字音頻輸出端口。

串行數(shù)據(jù)輸入端口540和輸出端口560二者均可使用來(lái)自對(duì)應(yīng)的串行時(shí)鐘域570的位時(shí)鐘信號(hào)571和/或幀時(shí)鐘信號(hào)572從而為涉及不同通道的音頻數(shù)據(jù)的定線、分離和/或合并定時(shí)。數(shù)字信號(hào)處理器550可以使用從混合式pll集成電路515獲得的單獨(dú)時(shí)鐘信號(hào)?；旌鲜絧ll集成電路515可以使用晶體振蕩器信號(hào)514(或來(lái)自其它源頭的振蕩信號(hào))作為從其生成數(shù)字信號(hào)處理器550的時(shí)鐘信號(hào)的基準(zhǔn)信號(hào)。

振蕩器信號(hào)514可以通過(guò)印刷電路板上的跡線直接耦接到混合pll式集成電路515的輸入引腳。混合式pll集成電路515可以具有與圖1和/或圖2所示的那些類似的配置，由此避免了需要額外的外部無(wú)源信號(hào)調(diào)節(jié)元件(諸如電阻器和/或電容器)以在將振蕩信號(hào)輸入到模擬pll中之前提升信號(hào)的頻率。因?yàn)閿?shù)字pll可以在信號(hào)輸入到耦接至數(shù)字pll的模擬pll之前提升晶體振蕩器的頻率，所以這些外部無(wú)源部件可以被繞開。

混合式pll集成電路515中模擬pll的輸出然后可以用作數(shù)字信號(hào)處理器550和時(shí)鐘信號(hào)輸出器件525的時(shí)鐘信號(hào)。時(shí)鐘信號(hào)輸出器件525可以根據(jù)通過(guò)時(shí)鐘模式輸入信號(hào)526提供到時(shí)鐘信號(hào)輸出器件的所選時(shí)鐘模式縮放或者另外地更改來(lái)自模擬pll的輸出信號(hào)。縮放或者另外地更改了的來(lái)自pll的輸出信號(hào)然后可以通過(guò)印刷電路板500在時(shí)鐘輸出端口處輸出為時(shí)鐘輸出信號(hào)，時(shí)鐘輸出信號(hào)可以在需要時(shí)被其它電路所使用。

處于示范和說(shuō)明目的已經(jīng)給出了前面的描述。該描述不是詳盡無(wú)遺的且不把本發(fā)明的實(shí)施例限制到所公開的精確形式。在上述教導(dǎo)的啟示下修改和變型是可能的或者可以從實(shí)踐符合本發(fā)明的實(shí)施例而獲得。例如，所描述的實(shí)施例中的一些可以涉及將信號(hào)提升或縮放到諸如y倍402和x倍404。在一些實(shí)施例中，因子x和/或y可以是整數(shù)，但是在另一些實(shí)施例中它們可以是非整數(shù)，諸如通過(guò)使用小數(shù)n合成器導(dǎo)致的縮放因子。類似地，不同的縮放器配置可以包括一個(gè)或更多倍頻器、分頻器、小數(shù)n合成器、δ-σ合成器和/或其它縮放電路的不同組合。