本發(fā)明涉及電子領(lǐng)域，尤其涉及一種基于權(quán)重校準(zhǔn)的高精度模數(shù)轉(zhuǎn)換器及轉(zhuǎn)換方法。

背景技術(shù)：

模數(shù)轉(zhuǎn)換器是用來(lái)通過(guò)一定的電路將模擬量轉(zhuǎn)變?yōu)閿?shù)字量的電子元件，逐次逼近型(sar，successiveapproximationregister)模數(shù)(a/d，analogtodigital)轉(zhuǎn)換器是目前國(guó)際上的一個(gè)研究熱點(diǎn)。它通常包括一個(gè)電容陣列、一個(gè)比較器、一個(gè)逐次逼近寄存器和控制邏輯電路。由于sar型a/d轉(zhuǎn)換器中單元電路個(gè)數(shù)相對(duì)較少，并且不包含消耗大量功耗的運(yùn)算放大器，因此可以實(shí)現(xiàn)很低的功耗。由于電路模塊數(shù)較少，因此版圖面積也較小。這些特性使得sar型a/d轉(zhuǎn)換器可以廣泛應(yīng)用于各種便攜設(shè)備。sar型結(jié)構(gòu)逐步成為實(shí)現(xiàn)高精度a/d轉(zhuǎn)換器的一種非常有潛力的結(jié)構(gòu)。

但是，在采用sar型結(jié)構(gòu)時(shí)，隨著分辨率的提高，會(huì)面臨幾個(gè)方面的問(wèn)題：

(1)隨著分辨率的增加，需要的dac電容陣列會(huì)隨指數(shù)增大，為了解決這個(gè)問(wèn)題，通常采用分段電容結(jié)構(gòu)來(lái)實(shí)現(xiàn)sar型adc中的電容陣列，但是，采用分段電容結(jié)構(gòu)時(shí)，由于工藝偏差的影響，會(huì)引入電容段與段之間的失配；

(2)隨著分辨率的增加，工藝相關(guān)的電容失配的影響將更加顯著，工藝偏差確保的精度最多達(dá)到10位左右，需要對(duì)工藝偏差引起的電容權(quán)重失配進(jìn)行校準(zhǔn)；

(3)傳統(tǒng)的用于權(quán)重提取和校準(zhǔn)的模擬方法，一方面，由于需要增加輔助的電容陣列和輔助的控制邏輯電路，導(dǎo)致電路設(shè)計(jì)的復(fù)雜度高，另一方面，權(quán)重提取和校準(zhǔn)的精度受限于最小電容值，因此傳統(tǒng)的模擬校準(zhǔn)方法很難滿足高精度adc的精度要求；

(4)近年來(lái)提出的一些數(shù)字校準(zhǔn)方法，也存在校準(zhǔn)復(fù)雜度高的問(wèn)題，校準(zhǔn)精度受限于輔助adc或擾動(dòng)信號(hào)產(chǎn)生精度的問(wèn)題，很難應(yīng)用到高精度adc中。

有鑒于此，亟需一種新的技術(shù)手段，對(duì)現(xiàn)有的高精度逐次逼近模數(shù)轉(zhuǎn)換器進(jìn)行改進(jìn)，能夠解決上述技術(shù)問(wèn)題，提升模數(shù)轉(zhuǎn)換器的精度。

技術(shù)實(shí)現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明提供一種基于權(quán)重校準(zhǔn)的高精度模數(shù)轉(zhuǎn)換器及轉(zhuǎn)換方法，以解決上述技術(shù)問(wèn)題。

本發(fā)明提供的基于權(quán)重校準(zhǔn)的高精度模數(shù)轉(zhuǎn)換器，包括：

冗余權(quán)重電容陣列，用于采集輸入電壓，并產(chǎn)生輸出電壓；

比較器陣列，用于比較輸入電壓與基準(zhǔn)電壓，并輸出陣列比較結(jié)果；

比較器，用于比較所述冗余權(quán)重電容陣列的輸出電壓，并輸出比較器比較結(jié)果；

權(quán)重提取電路，用于根據(jù)所述比較器陣列輸出的陣列比較結(jié)果、比較器輸出的比較器比較結(jié)果以及信號(hào)特征，提取并保存冗余權(quán)重電容陣列中的電容的實(shí)際權(quán)重；

權(quán)重校準(zhǔn)電路，用于根據(jù)比較器陣列輸出的陣列比較結(jié)果、比較器輸出的比較器比較結(jié)果和權(quán)重提取電路中的電容實(shí)際權(quán)重，計(jì)算基于權(quán)重校準(zhǔn)的高精度模數(shù)轉(zhuǎn)換器的輸出碼；對(duì)所述輸出碼進(jìn)行曲線擬合，獲取擬合曲線，根據(jù)實(shí)際輸出曲線和擬合曲線之間的誤差，獲取電容的實(shí)際權(quán)重；

控制邏輯電路，用于對(duì)冗余權(quán)重電容陣列、比較器陣列、比較器、權(quán)重提取電路和權(quán)重校準(zhǔn)電路進(jìn)行控制。

進(jìn)一步，所述控制邏輯電路根據(jù)比較器輸出的比較器比較結(jié)果依次控制冗余權(quán)重電容陣列中的電容開(kāi)關(guān)改變連接方式，重新產(chǎn)生新的輸出電壓，并將所述新的輸出電壓輸出至比較器重新比較，直至最后一組電容的開(kāi)關(guān)被控制邏輯電路控制改變其連接方式，將比較器每次的輸出的比較器比較結(jié)果和比較器陣列輸出的陣列比較結(jié)果發(fā)送至權(quán)重提取電路，獲取冗余權(quán)重電容陣列的實(shí)際權(quán)重，再通過(guò)權(quán)重校準(zhǔn)電路進(jìn)行校準(zhǔn)后輸出。

進(jìn)一步，所述冗余權(quán)重電容陣列包括p段電容陣列和p-1個(gè)分段電容，所述p段電容陣列的第1段電容陣列中的每個(gè)電容權(quán)重相等；第2段至第p段的每段電容陣列中至少包含一個(gè)冗余位，在相同的電容段中所述冗余位位于有效位之后，并根據(jù)權(quán)重大小降序排列。

進(jìn)一步，在采樣階段，冗余權(quán)重電容陣列的正電壓輸出端和負(fù)電壓輸出端分別與共模電壓連接，在第1段電容陣列中，所有正端開(kāi)關(guān)均連接正電壓輸入端，所有負(fù)端開(kāi)關(guān)均連接負(fù)電壓輸入端，在第2-p段電容陣列中，所有開(kāi)關(guān)均與共模電壓連接。

進(jìn)一步，冗余權(quán)重電容陣列的最小冗余位數(shù)量為nr_min＝log2(ncorrect)，其中ncorrect為需要校準(zhǔn)的誤差范圍。

進(jìn)一步，所述冗余權(quán)重電容陣列進(jìn)行采樣，同時(shí)所述比較器陣列比較輸入電壓與參考電壓，獲取陣列比較結(jié)果，所述控制邏輯電路根據(jù)陣列比較結(jié)果控制第1段電容陣列的開(kāi)關(guān)連接方式，產(chǎn)生第一次輸出電壓，比較器比較電容陣列的輸出電壓，獲取第一次比較器比較結(jié)果，所述控制邏輯電路根據(jù)第一次比較器比較結(jié)果，控制開(kāi)關(guān)的連接方式，改變電容陣列的輸出，通過(guò)比較器比較獲取第二次比較器比較結(jié)果，所述控制邏輯電路根據(jù)所述第二次比較器比較結(jié)果，控制開(kāi)關(guān)的連接方式，改變電容陣列的輸出，通過(guò)比較器比較獲取第三次比較器比較結(jié)果，以此類推，直至獲取最后一個(gè)比較器比較結(jié)果。

本發(fā)明還提供一種基于權(quán)重校準(zhǔn)的高精度模數(shù)轉(zhuǎn)換方法，包括：

通過(guò)冗余權(quán)重電容陣列采集輸入電壓，并產(chǎn)生輸出電壓；

通過(guò)比較器陣列比較輸入電壓與基準(zhǔn)電壓，并輸出陣列比較結(jié)果；

通過(guò)比較器比較所述冗余權(quán)重電容陣列的輸出電壓，并輸出比較器比較結(jié)果；

根據(jù)所述陣列比較結(jié)果、比較器比較結(jié)果以及信號(hào)特征，提取并保存冗余權(quán)重電容陣列中的電容的實(shí)際權(quán)重；

根據(jù)所述比較器比較結(jié)果、陣列比較結(jié)果和權(quán)重提取電路中的電容實(shí)際權(quán)重，計(jì)算基于權(quán)重校準(zhǔn)的高精度模數(shù)轉(zhuǎn)換器的輸出碼，所述輸出碼為陣列比較結(jié)果和比較器比較結(jié)果按權(quán)重相加后的結(jié)果；

對(duì)所述輸出碼進(jìn)行曲線擬合，獲取擬合曲線，根據(jù)實(shí)際輸出曲線和擬合曲線之間的誤差，獲取電容的實(shí)際權(quán)重。

進(jìn)一步，將理想值作為權(quán)重初始值，所述理想值包括有效位權(quán)重理想值和冗余位權(quán)重理想值，

第1段電容陣列的理想值為：

其中，i＝1,2……n1，n2為第2段電容陣列的有效位數(shù)量，np為第p段電容陣列的有效位數(shù)量，wideal_1i為第1段電容陣列的理想權(quán)重；

有效位權(quán)重：第2段電容陣列最高位權(quán)重w21的理想值為第2段電容陣列次高位權(quán)重w22的理想值為以此類推…，第p段電容陣列第1位權(quán)重wp1的理想值為第p段電容陣列次高位權(quán)重wp2的理想值為第p段電容陣列第np位權(quán)重的理想值為1；

冗余位權(quán)重：第2段電容陣列最高冗余位權(quán)重wr21的理想值為第2段電容陣列次高冗余位權(quán)重wr22的理想值為以此類推…，第p段電容陣列最高冗余權(quán)重wrp1的理想值為第p段電容陣列次高冗余位權(quán)重wrideal_p2的理想值為第p段電容陣列第位權(quán)重的理想值為1；

其中，r2為第2段電容陣列冗余位個(gè)數(shù)，以此類推…，rp為第p段電容陣列有效位個(gè)數(shù)。

進(jìn)一步，根據(jù)設(shè)置的理想值進(jìn)行模數(shù)轉(zhuǎn)換，并獲取所述陣列比較結(jié)果、比較器比較結(jié)果和輸出碼，其中輸入信號(hào)為信號(hào)特征已知的輸入信號(hào)，且所述輸入信號(hào)的幅度大于模數(shù)轉(zhuǎn)換器輸入信號(hào)范圍的一半；采樣點(diǎn)的數(shù)量如果輸入為周期信號(hào)，則采樣周期數(shù)大于2，對(duì)輸出的ns個(gè)點(diǎn)進(jìn)行2^x倍抽取，其中x為小于等于7的正整數(shù)，抽取后采樣點(diǎn)個(gè)數(shù)為n。

進(jìn)一步，對(duì)所述輸出碼進(jìn)行曲線擬合，將n個(gè)采樣點(diǎn)重復(fù)q遍，產(chǎn)生q*n個(gè)采樣點(diǎn)，其中q為大于1的整數(shù)；同時(shí)將擬合曲線重復(fù)q遍，得到其中，i＝1,2,...,q*n，根據(jù)實(shí)際輸出曲線與擬合曲線之間的誤差估計(jì)電容實(shí)際權(quán)重。

進(jìn)一步，通過(guò)如下公式獲取第1個(gè)實(shí)際輸出值與擬合值之間的誤差值：

其中，dout(1)為第一個(gè)輸出信號(hào)，為第一個(gè)擬合值，err(1)為第1個(gè)實(shí)際輸出值與擬合值之間的誤差值；

根據(jù)第1個(gè)實(shí)際輸出值與擬合值之間的誤差值，按權(quán)重比例，通過(guò)如下公式估計(jì)電容實(shí)際權(quán)重：

其中，μ為步長(zhǎng)因子，0＜μ＜1；

若由工藝偏差確定第k段電容陣列后的電容權(quán)重不影響電容陣列的單調(diào)性，則其權(quán)重為理想權(quán)重。

進(jìn)一步，根據(jù)估計(jì)的權(quán)重計(jì)算估計(jì)輸出值：

計(jì)算估計(jì)輸出值與擬合值之間的誤差：

其中，dout_est(1)為估計(jì)輸出值，為第一個(gè)擬合值，err(2)為第2個(gè)實(shí)際輸出值與擬合值之間的誤差值；

根據(jù)誤差值，按權(quán)重比例，再次估計(jì)電容實(shí)際權(quán)重：

…

若由工藝偏差確定第k段電容陣列后的電容權(quán)重不影響電容陣列的單調(diào)性，則其權(quán)重為理想權(quán)重；

以此類推重復(fù)計(jì)算，直到得到完成q*n次估計(jì)，得到第q*n次估計(jì)權(quán)重w11(q*n)，w12(q*n)，…，

將估計(jì)得到的權(quán)重作為校準(zhǔn)后的電容實(shí)際權(quán)重：

wact_11＝w11(q*n)

wact_12＝w12(q*n)

…

本發(fā)明的有益效果：本發(fā)明中的基于權(quán)重校準(zhǔn)的高精度模數(shù)轉(zhuǎn)換器及轉(zhuǎn)換方法，能夠大幅降低單位電容數(shù)量，節(jié)省版圖面積和功耗，避免了電容失配誤差測(cè)量相關(guān)的輔助電容陣列、輔助開(kāi)關(guān)和控制邏輯電路的使用，大幅降低了模擬電路的設(shè)計(jì)復(fù)雜度，電容失配誤差的測(cè)量精度高，本發(fā)明使用數(shù)字方法測(cè)量電容失配，誤差測(cè)量精度不受工藝條件限制，避免了電容失配誤差校準(zhǔn)相關(guān)的補(bǔ)償電容陣列及相關(guān)電路的使用，本發(fā)明降低了曲線擬合實(shí)際需要的數(shù)據(jù)點(diǎn)的數(shù)量，通過(guò)少量數(shù)據(jù)的反復(fù)使用，極大的減小曲線擬合的計(jì)算量，通過(guò)采樣并抽取的形式，使得轉(zhuǎn)換器可以利用低頻輸入信號(hào)的轉(zhuǎn)換結(jié)果估計(jì)電容權(quán)重，降低了輸入信號(hào)頻率對(duì)電容誤差估計(jì)的影響。

附圖說(shuō)明

圖1是本發(fā)明實(shí)施例的基于權(quán)重校準(zhǔn)的高精度模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖。

圖2是本發(fā)明實(shí)施例的比較器陣列的結(jié)構(gòu)示意圖。

圖3是本發(fā)明實(shí)施例的冗余權(quán)重電容陣列的結(jié)構(gòu)示意圖。

圖4是本發(fā)明實(shí)施例的電容誤差提取及校準(zhǔn)的流程示意圖。

附圖標(biāo)記說(shuō)明：

冗余權(quán)重電容陣列-11，比較器陣列-12，比較器-13，控制邏輯電路-14，權(quán)重提取電路-15，權(quán)重校準(zhǔn)電路-16。

具體實(shí)施方式

以下通過(guò)特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書(shū)所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過(guò)另外不同的具體實(shí)施方式加以實(shí)施或應(yīng)用，本說(shuō)明書(shū)中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒(méi)有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。需說(shuō)明的是，在不沖突的情況下，以下實(shí)施例及實(shí)施例中的特征可以相互組合。

需要說(shuō)明的是，以下實(shí)施例中所提供的圖示僅以示意方式說(shuō)明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。

如圖1所示，本實(shí)施例中的基于權(quán)重校準(zhǔn)的高精度模數(shù)轉(zhuǎn)換器，包括：

冗余權(quán)重電容陣列11，用于采集輸入電壓，并產(chǎn)生輸出電壓，冗余權(quán)重電容陣列11的輸出端與比較器13的輸入端連接；

比較器陣列12，用于比較輸入電壓與基準(zhǔn)電壓，并輸出陣列比較結(jié)果，比較器陣列12的輸出端與冗余權(quán)重電容陣列11的輸入端連接；

比較器13，用于比較所述冗余權(quán)重電容陣列的輸出電壓，并輸出比較器比較結(jié)果，比較器13的輸出端分別與控制邏輯電路14的輸入端和權(quán)重提取電路15的輸入端連接；

權(quán)重提取電路15，用于根據(jù)所述比較器陣列輸出的陣列比較結(jié)果、比較器輸出的比較器比較結(jié)果以及信號(hào)特征，提取并保存冗余權(quán)重電容陣列中的電容的實(shí)際權(quán)重，權(quán)重提取電路15的輸出端與權(quán)重校準(zhǔn)電路16的輸入端連接；

權(quán)重校準(zhǔn)電路16，用于根據(jù)比較器陣列輸出的陣列比較結(jié)果、比較器輸出的比較器比較結(jié)果和權(quán)重提取電路中的電容實(shí)際權(quán)重，計(jì)算基于權(quán)重校準(zhǔn)的高精度模數(shù)轉(zhuǎn)換器的輸出碼，所述輸出碼為比較器輸出的比較結(jié)果按權(quán)重相加后的結(jié)果；對(duì)所述輸出碼進(jìn)行曲線擬合，獲取擬合曲線，根據(jù)實(shí)際輸出曲線和擬合曲線之間的誤差，獲取電容的實(shí)際權(quán)重；

控制邏輯電路14，用于對(duì)冗余權(quán)重電容陣列11、比較器陣列12、比較器13、權(quán)重提取電路15和權(quán)重校準(zhǔn)電路16進(jìn)行控制，控制邏輯電路14的輸出端與冗余權(quán)重電容陣列11的輸入端連接。

在本實(shí)施例中，控制邏輯電路14根據(jù)比較器13輸出的比較器比較結(jié)果依次控制冗余權(quán)重電容陣列11中的電容開(kāi)關(guān)改變連接方式，重新產(chǎn)生新的輸出電壓，并將所述新的輸出電壓輸出至比較器13重新比較，直至最后一組電容的開(kāi)關(guān)被控制邏輯電路控制改變其連接方式，將比較器13每次輸出的比較器比較結(jié)果和比較器陣列12輸出的陣列比較結(jié)果發(fā)送至權(quán)重提取電路15，獲取冗余權(quán)重電容陣列的實(shí)際權(quán)重，再通過(guò)權(quán)重的校準(zhǔn)電路16進(jìn)行校準(zhǔn)后輸出。如圖1所示，外部輸入信號(hào)vin+和vin-送往冗余權(quán)重電容陣列11和比較器陣列12，冗余權(quán)重電容陣列11對(duì)輸入信號(hào)采樣，比較器陣列12將輸入信號(hào)與參考電壓進(jìn)行比較，并產(chǎn)生輸出結(jié)果控制邏輯電路14根據(jù)比較器陣列12輸出結(jié)果控制冗余權(quán)重電容陣列11中的電容開(kāi)關(guān)，產(chǎn)生輸出電壓vout+和vout-，送往比較器13進(jìn)行比較，控制邏輯電路14根據(jù)比較器13輸出結(jié)果控制冗余權(quán)重電容陣列11中的電容開(kāi)關(guān)，重新產(chǎn)生輸出電壓vout+和vout-，送往比較器13進(jìn)行比較，如此循環(huán)，直到最后一組電容的控制開(kāi)關(guān)被重新設(shè)置。比較器陣列12輸出結(jié)果和比較器13每次輸出結(jié)果都送往權(quán)重提取電路15，權(quán)重提取電路15根據(jù)信號(hào)特征提取冗余權(quán)重電容陣列中電容的實(shí)際權(quán)重，送往權(quán)重校準(zhǔn)電路16，校準(zhǔn)后輸出。本實(shí)施例能夠大幅降低單位電容個(gè)數(shù)，節(jié)省版圖面積和功耗，降低輸入信號(hào)頻率對(duì)電容誤差估計(jì)的影響。

在本實(shí)施例中，通過(guò)冗余權(quán)重電容陣列11采集輸入電壓，并在控制邏輯電路14的控制下，產(chǎn)生輸出電壓vout+和vout-，如圖3所示，本實(shí)施例中的冗余權(quán)重電容陣列11中包含第1段電容陣列，第2段電容陣列，…，第p段電容陣列，第1分段電容c1，第2分段電容c2，…，第(p-1)分段電容c(p-1)，其中p為大于等于2的正整數(shù)。第1級(jí)電容陣列，包含正端電容以及負(fù)端電容正端開(kāi)關(guān)以及負(fù)端開(kāi)關(guān)其中，正端電容c11的一端與vout+相接，另一端與開(kāi)關(guān)k11相接，開(kāi)關(guān)k11一端與電容c11相接，另一端在控制邏輯電路的控制下與vin+、v+或v-相接；c12的一端與vout+相接，另一端與開(kāi)關(guān)k12相接，開(kāi)關(guān)k12一端與電容c12相接，另一端在控制邏輯電路的控制下與vin+、v+或v-相接；…；的一端與vout+相接，另一端與開(kāi)關(guān)相接，開(kāi)關(guān)一端與電容相接，另一端在控制邏輯電路的控制下與vin+或vcm相接。其中，負(fù)端電容c'11的一端與vout-相接，另一端與開(kāi)關(guān)k'11相接，開(kāi)關(guān)k'11一端與電容c'11相接，另一端在控制邏輯電路的控制下與vin-、v+或v-相接；c'12的一端與vout-相接，另一端與開(kāi)關(guān)k'12相接，開(kāi)關(guān)k'12一端與電容c'12相接，另一端在控制邏輯電路的控制下與vin-、v+或v-相接；…；的一端與vout-相接，另一端與開(kāi)關(guān)相接，開(kāi)關(guān)一端與電容相接，另一端在控制邏輯電路的控制下與vin-或vcm相接。與相等，其中，l1為大于等于1的正整數(shù)。第1分段電容c1為第1級(jí)電容陣列最后1個(gè)電容的2倍，c1等于c'1。

本實(shí)施例中的第2段電容陣列，包含正端電容以及負(fù)端電容正端開(kāi)關(guān)以及負(fù)端開(kāi)關(guān)其中，正端電容c21的一端與v2+相接，另一端與開(kāi)關(guān)k21相接，開(kāi)關(guān)k21一端與電容c21相接，另一端在控制邏輯電路的控制下與v+、v-或vcm相接；…；的一端與v2+相接，另一端與開(kāi)關(guān)相接，開(kāi)關(guān)一端與電容相接，另一端在控制邏輯電路的控制下與v+、v-或vcm相接；cr21的一端與v2+相接，另一端與開(kāi)關(guān)kr21相接，開(kāi)關(guān)kr21一端與電容cr21相接，另一端在控制邏輯電路的控制下與v+、v-或vcm相接；…；的一端與v2+相接，另一端與開(kāi)關(guān)相接，開(kāi)關(guān)一端與電容相接，另一端在控制邏輯電路的控制下與v+、v-或vcm相接；cm2的一端與v2+相接，另一端與vcm相接。其中，負(fù)端電容c'21的一端與v2-相接，另一端與開(kāi)關(guān)k'21相接，開(kāi)關(guān)k'21一端與電容c'21相接，另一端在控制邏輯電路的控制下與v+、v-或vcm相接；…；的一端與v2-相接，另一端與開(kāi)關(guān)相接，開(kāi)關(guān)一端與電容相接，另一端在控制邏輯電路的控制下與v+、v-或vcm相接；cr'21的一端與v2-相接，另一端與開(kāi)關(guān)kr'21相接，開(kāi)關(guān)kr'21一端與電容cr'21相接，另一端在控制邏輯電路的控制下與v+、v-或vcm相接；…；的一端與v2-相接，另一端與開(kāi)關(guān)相接，開(kāi)關(guān)一端與電容相接，另一端在控制邏輯電路的控制下與v+、v-或vcm相接；c'm2的一端與v2-相接，另一端與vcm相接。理想情況下，c21與c'21相等，…,與相等，cr21與相等，…,與相等，cm2與c'm2相等；理想情況下c21等于2倍等于2倍cr21等于2倍等于2倍c21與cr21相等；第2分段電容c2為第2級(jí)電容陣列最后1個(gè)電容的2倍，c2等于c'2。

第p級(jí)電容陣列，包含正端電容以及負(fù)端電容正端開(kāi)關(guān)以及負(fù)端開(kāi)關(guān)其連接方式與上面相同。理想情況下，cp1與c'p1相等，…,與相等，crp1與cr'p1相等，…,與相等，cmp與c'mp相等；理想情況下cp1等于2倍等于2倍crp1等于2倍等于2倍cp1與crp1相等；在理想情況下，所述第(p-1)分段電容c(p-1)為第(p-1)段電容陣列最小電容的2倍，c(p-1)等于c'(p-1)。

在本實(shí)施例中，從第二段電容陣列開(kāi)始，每段電容陣列至少包含1個(gè)冗余位，冗余位位于有效位的后面。冗余位的個(gè)數(shù)由需要校準(zhǔn)的誤差范圍決定，若需要校準(zhǔn)的誤差范圍為ncorrect個(gè)lsb，則需要的最小冗余位個(gè)數(shù)為nr_min＝log2(ncorrect)。

如圖2所示，本實(shí)施例中的比較器陣列12用于比較輸入電壓差值[(vout+)-(vout-)]和參考電壓若[(vout+)-(vout-)]大于vrefi(其中i＝1，…，(n1-1))，則對(duì)應(yīng)的比較器輸出d1i為1，否則為0。

在本實(shí)施例中，比較器13主要用于比較冗余權(quán)重電容陣列11的輸出電壓vout+和vout-，若vout+大于vout-，比較器出為1，否則，比較器輸出為0，其具體操作步驟如下：

如圖1、3所示，在采樣階段，采樣開(kāi)關(guān)ks和k's導(dǎo)通，vout+和vout-都連接共模電壓vcm；第1段電容陣列中，所有正端開(kāi)關(guān)都接輸入電壓vin+，所有負(fù)端開(kāi)關(guān)都接輸入電壓vin-；第2段電容陣列中，所有開(kāi)關(guān)都接共模電壓vcm；其他段的陣列直到第p段電容陣列中，所有開(kāi)關(guān)都接vcm；當(dāng)采樣開(kāi)關(guān)ks和k's斷開(kāi)時(shí)，采樣結(jié)束。

在比較階段，首先，比較器陣列12比較(vin+-vin-)，得到輸出結(jié)果d1i(其中i＝1，…，(n1-1))，若d1i為1，則控制邏輯電路使開(kāi)關(guān)k1i接v+，k'1i接v_，若d1i為0，使開(kāi)關(guān)k1i接v_，k'1i接v+，重新產(chǎn)生vout+和vout-；然后，比較器13進(jìn)行第一次比較，若(vin+-vin-)大于0，則vout+大于vout-，比較器輸出結(jié)果d21為1，送往控制邏輯電路，控制邏輯電路使開(kāi)關(guān)k21接v+，k'21接v_，否則，比較器輸出結(jié)果d21為0，使開(kāi)關(guān)k21接v_，k'21接v+，重新產(chǎn)生vout+和vout-；比較器進(jìn)入第2次比較，同樣，當(dāng)vout+大于vout-，比較器輸出結(jié)果d22為1，送往控制邏輯電路，控制邏輯電路使開(kāi)關(guān)k22接v+，k'22接v_，否則，比較器輸出結(jié)果d22為0，使開(kāi)關(guān)k22接v_，k'22接v+，重新產(chǎn)生vout+和vout-；如此重復(fù)，直到第p段電容陣列中的所有開(kāi)關(guān)都根據(jù)比較器輸出結(jié)果重新設(shè)置。

在本實(shí)施例中，權(quán)重提取電路15主要用于提取每個(gè)電容的實(shí)際權(quán)重。在第1段電容陣列中c11和c'11為1組，其權(quán)重為w11；c12和c'12為1組，其權(quán)重為w12；…；和為1組，其權(quán)重為在第2段電容陣列中，c21和c'21為1組，其權(quán)重為w21；c22和c'22為1組，其權(quán)重為和為1組，其權(quán)重為cr21和cr'21為1組，其權(quán)重為和為1組，其權(quán)重為cm2和c'm2為1組，其權(quán)重為wm2，直到第p段電容陣列。在第p段電容陣列中cp1和c'p1為1組，其權(quán)重為wp1，cp2和c'p2為1組，其權(quán)重為wp2；…；和為1組，其權(quán)重為crp1和cr'p1為1組，其權(quán)重為和為1組，其權(quán)重為cmp和c'mp為1組，其權(quán)重為wmp。

在本實(shí)施例中，權(quán)重校準(zhǔn)電路16，利用比較器13結(jié)果和權(quán)重提取電路15中的電容權(quán)重，計(jì)算逐次逼近a/d轉(zhuǎn)換器的輸出碼，包括以下步驟：

1)讀取比較器13輸出結(jié)果d11，d12，…，drprp

2)讀取電容權(quán)重w11，w12，…，wrprp

3)計(jì)算輸出碼，即將所有比較器輸出結(jié)果按權(quán)重相加：

dout＝d11·w11+d12·w12+...+drprp·wrprp

在本實(shí)施例中，通過(guò)控制邏輯電路14控制冗余權(quán)重電容陣列11、比較器陣列12、比較器13、權(quán)重提取電路15和權(quán)重校準(zhǔn)電路16工作進(jìn)行相應(yīng)操作?？刂七壿嬰娐房刂普麄€(gè)a/d轉(zhuǎn)換器的工作過(guò)程也是實(shí)現(xiàn)逐次逼近模數(shù)轉(zhuǎn)換的流程，該流程具體如下：

1)冗余權(quán)重電容陣列采樣；

2)控制比較器陣列12比較輸入[(vout+)-(vout-)]和參考電壓根據(jù)比較結(jié)果d1i控制第一段電容陣列的對(duì)應(yīng)開(kāi)關(guān)k2i(其中i＝0,1,2…,n1)連接v_或v+，重新產(chǎn)生vout+和vout-；

3)比較器13比較vout+和vout-的第1次輸出，得到輸出結(jié)果d21；根據(jù)d21，控制開(kāi)關(guān)k21的連接方式，得到vout+和vout-的第2次輸出；比較器13比較vout+和vout-的第2次輸出，得到輸出結(jié)果d22，根據(jù)d22，控制開(kāi)關(guān)k22的連接方式，得到vout+和vout-的第3次輸出；如此循環(huán)，直到完成最后一個(gè)開(kāi)關(guān)的連接方式控制，得到最后一個(gè)輸出結(jié)果

4)權(quán)重提取電路根據(jù)比較器陣列12輸出結(jié)果、比較器13輸出結(jié)果以及信號(hào)特征提取并保存電容實(shí)際權(quán)重wact_11，wact_12，…，wract_prp；

5)權(quán)重校準(zhǔn)電路16利用比較器陣列12輸出結(jié)果、比較器13輸出結(jié)果和權(quán)重提取電路15中的電容實(shí)際權(quán)重，計(jì)算逐次逼近a/d轉(zhuǎn)換器的輸出碼：

在本實(shí)施例中，權(quán)重提取電路15的工作流程，具體驟如下：

1)設(shè)置權(quán)重初始值為理想權(quán)重，本實(shí)施例將理想值作為權(quán)重初始值，理想值包括有效位權(quán)重理想值和冗余位權(quán)重理想值，

有效位權(quán)重設(shè)置：

由于第1段電容陣列所有電容權(quán)重相等，第2段電容陣列有效位個(gè)數(shù)為n2，…，第p段電容陣列有效位個(gè)數(shù)為np，因此，第1段電容陣列理想權(quán)重(其中i＝1，…，n1)，第2段電容陣列最高位權(quán)重w21的理想值為第2段電容陣列次高位權(quán)重w22的理想值為第p段電容陣列第1位權(quán)重wp1的理想值為第p段電容陣列次高位權(quán)重wp2的理想值為第p段電容陣列第np位權(quán)重的理想值為1。

冗余位權(quán)重設(shè)置：

第2段電容陣列冗余位個(gè)數(shù)為r2，…，第p段電容陣列有效位個(gè)數(shù)為rp，因此第2段電容陣列最高冗余位權(quán)重wr21的理想值為第2段電容陣列次高冗余位權(quán)重wr22的理想值為第p段電容陣列最高冗余權(quán)重wrp1的理想值為第p段電容陣列次高冗余位權(quán)重wrideal_p2的理想值為第p段電容陣列第位權(quán)重的理想值為

2)進(jìn)行a/d轉(zhuǎn)換，得到比較器陣列12輸出結(jié)果、比較器13輸出結(jié)果和a/d轉(zhuǎn)換器的輸出碼，用于提取電容實(shí)際權(quán)重；

輸入信號(hào)特征已知的輸入信號(hào)(如正弦信號(hào)，斜升信號(hào)等)，輸入信號(hào)幅度需大于a/d轉(zhuǎn)換器輸入信號(hào)范圍的一半；a/d轉(zhuǎn)換器根據(jù)設(shè)置的理想權(quán)重值，進(jìn)行a/d轉(zhuǎn)換，得到比較器13輸出結(jié)果和a/d轉(zhuǎn)換器的輸出碼，采樣點(diǎn)的個(gè)數(shù)ns必須大于如果輸入為周期信號(hào)，則采樣周期數(shù)大于2；對(duì)輸出的ns個(gè)點(diǎn)進(jìn)行2^x倍抽取，其中x為小于等于7的正整數(shù)，抽取后采樣點(diǎn)個(gè)數(shù)為n；

3)在偏差平方和最小的約束條件下，對(duì)a/d轉(zhuǎn)換器輸出碼進(jìn)行曲線擬合：

假設(shè)輸入信號(hào)函數(shù)為f(i)，輸出信號(hào)為dout(i)；i和dout(i)已知，在偏差平方和最小的約束條件下：

得到擬合的輸入信號(hào)曲線其中，i＝1,2,...,n。

4)將n個(gè)采樣點(diǎn)重復(fù)q遍，產(chǎn)生q*n個(gè)采樣點(diǎn)，其中q為大于1的整數(shù)；同時(shí)將擬合曲線重復(fù)q遍，得到其中，i＝1,2,...,q*n。

5)根據(jù)實(shí)際輸出曲線與擬合曲線之間的誤差估計(jì)電容實(shí)際權(quán)重：

首先，計(jì)算第1個(gè)實(shí)際輸出值與擬合值之間的誤差值：

再根據(jù)誤差值，按權(quán)重比例，估計(jì)電容實(shí)際權(quán)重

…

其中，μ為步長(zhǎng)因子，0＜μ＜1，

若由工藝偏差確定第k段電容陣列后的電容權(quán)重不影響電容陣列的單調(diào)性，則權(quán)重小于的電容失配誤差可以忽略，則其權(quán)重為理想權(quán)重。

再根據(jù)估計(jì)的權(quán)重計(jì)算估計(jì)輸出值：

然后，計(jì)算估計(jì)輸出值與擬合值之間的誤差：

再然后，根據(jù)誤差值，按權(quán)重比例，再次估計(jì)電容實(shí)際權(quán)重：

…

若由工藝偏差確定第k段電容陣列后的電容權(quán)重不影響電容陣列的單調(diào)性，則權(quán)重小于的電容失配誤差可以忽略，則其權(quán)重為理想權(quán)重。

循環(huán)上述步驟，直到得到完成q*n次估計(jì)，得到第q*n次估計(jì)權(quán)重

最后，將估計(jì)得到的權(quán)重作為電容實(shí)際權(quán)重：

wact_11＝w11(q*n)

wact_12＝w12(q*n)

…

上述實(shí)施例僅例示性說(shuō)明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。