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      基于6輸入查找表的TD?FPGA的制作方法

      文檔序號:12844146閱讀:729來源:國知局
      基于6輸入查找表的TD?FPGA的制作方法與工藝

      本實用新型涉及一種FPGA,具體為一種基于6輸入查找表的TD-FPGA。



      背景技術(shù):

      FPGA是現(xiàn)場可編程邏輯門陣列的縮寫,是一個含有可編輯元件的半導(dǎo)體設(shè)備,可供使用者現(xiàn)場程序化的邏輯門陣列元件。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點。使用FPGA來開發(fā)數(shù)字電路,可以大大縮短設(shè)計時間,更為重要的是大大減少了芯片以后反復(fù)修改的成本、投片資金大幅下降、大幅減少芯片設(shè)計時間的消耗。

      FPGA應(yīng)用領(lǐng)域廣闊,包括汽車制造、工業(yè)、通信、醫(yī)療、軍事航空、航天等行業(yè)。FPGA的基本原理是通過查找表來輸出結(jié)果。查找表簡稱LUT(Look-Up-Table),其本質(zhì)是一個靜態(tài)存儲器SRAM。當(dāng)我們通過HDL語言描述了一個邏輯電路后,F(xiàn)PGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果,并到LUT中取對應(yīng)的結(jié)果。這樣,在FPGA工作時,每輸入一個信號進(jìn)行邏輯運算就等于輸入一個地址進(jìn)行查表,找出地址對應(yīng)的內(nèi)容,然后輸出。目前國內(nèi)FPGA采用4輸入的LUT,每個LUT可以看作一個有4位地址線的16x1的RAM。在采用4輸入查找表時,會占用較多的邏輯門數(shù)量,實現(xiàn)同樣的邏輯電路時,結(jié)構(gòu)更加復(fù)雜,電子信號通過邏輯電路的傳播延遲時間較長,運算速度較低,因此傳統(tǒng)的4輸入查找表尋址范圍不能滿足有大容量計算開發(fā)的行業(yè)需求。



      技術(shù)實現(xiàn)要素:

      本實用新型的目的就在于為了解決上述問題而提供一種基于6輸入查找表的TD-FPGA。

      本實用新型通過以下技術(shù)方案來實現(xiàn)上述目的:

      一種基于6輸入查找表的TD-FPGA,包括FPGA本體,所述FPGA本體設(shè)置有查找表,所述查找表的輸入端和輸出端均設(shè)置有觸發(fā)器,所述查找表為6輸入查找表,所述6輸入查找表的輸入端設(shè)置有六個或六個以內(nèi)的用于輸入信號的所述觸發(fā)器,所述6輸入查找表的輸出端設(shè)置有一個或兩個用于輸出信號的所述觸發(fā)器。

      進(jìn)一步地,輸入側(cè)的每個觸發(fā)器對應(yīng)連接在所述6輸入查找表的其中一個輸入端上,輸出側(cè)的每個觸發(fā)器對應(yīng)連接在所述6輸入查找表的其中一個輸出端上,全部所述觸發(fā)器的時鐘信號端均通過時鐘信號線連接在一起。

      本實用新型的有益效果在于:

      1、6輸入查找表因為有6條地址線,根據(jù)計算機硬件基本原理,就會有2n共計64個尋址空間,在使用查找表的時候,當(dāng)不超過6條地址線輸入時,就可以在一個查找表里完成所有的查表,在查表效率提高的同時,減少了邏輯門占用數(shù)量;

      2、實現(xiàn)同樣的邏輯電路時,降低了查表電路復(fù)雜度,有效提高運算速度;

      3、6輸入查找表不僅減少實現(xiàn)給定邏輯電路所需要的查找表總數(shù),而且減少電子通過邏輯電路的傳播延遲時間。

      附圖說明

      圖1是本實用新型的結(jié)構(gòu)示意圖;

      圖2是一個邏輯電路實施例的示意圖;

      圖3是利用傳統(tǒng)技術(shù)實現(xiàn)圖2中邏輯電路的結(jié)構(gòu)示意圖;

      圖4是利用本實用新型實現(xiàn)圖2中邏輯電路的結(jié)構(gòu)示意圖。

      具體實施方式

      下面結(jié)合附圖對本實用新型作進(jìn)一步說明:

      如圖1所示,本實用新型包括FPGA本體,F(xiàn)PGA本體設(shè)置有查找表,查找表的輸入端和輸出端均設(shè)置有觸發(fā)器(1),查找表為6輸入查找表(2),6輸入查找表(2)的輸入端設(shè)置有六個或六個以內(nèi)的用于輸入信號的觸發(fā)器(1),6輸入查找表(2)的輸出端設(shè)置有一個或兩個用于輸出信號的觸發(fā)器(1)。輸入側(cè)的每個觸發(fā)器(1)對應(yīng)連接在6輸入查找表(2)的其中一個輸入端上,輸出側(cè)的每個觸發(fā)器(1)對應(yīng)連接在6輸入查找表(2)的其中一個輸出端上,全部觸發(fā)器(1)的時鐘信號端均通過時鐘信號線連接在一起。

      6輸入查找表(2)的輸入端最多可以設(shè)置六個觸發(fā)器,最多可具有6條地址線,按照計算機硬件基本原理,有多少條地址線就會有2n種組合方式。因此,6條地址線輸入的查找表就是有6位地址線的64×1的SRAM。當(dāng)?shù)刂肪€上賦予輸入值后,邏輯電路將輸入值根據(jù)不同的邏輯運算,在6輸入查找表(2)中去取事先存儲好的對應(yīng)地址的邏輯真值,將這一結(jié)果輸出從而完成一個邏輯運算功能。

      本實用新型中各個部件的型號根據(jù)需要選定,因此在本實用新型中不做要求,TD-FPGA為我方開發(fā)的一種FPGA的型號。

      實施例

      如圖2所示,為一個邏輯電路實施例的示意圖,圖中可以看出該邏輯電路具有六個觸發(fā)器(1)、兩個非門(3)、一個異或門(6)、兩個與門(4)和一個或門(5)。

      如圖3所示,利用傳統(tǒng)技術(shù)實現(xiàn)圖2中邏輯電路的結(jié)構(gòu)示意圖,因為它的輸入有五根地址線,原來的4輸入查找表(7)就不夠了,為了實現(xiàn)這個電路,就需要至少兩個4輸入查找表(7)才能完成。

      如圖4所示,是利用本實用新型實現(xiàn)圖2中邏輯電路的結(jié)構(gòu)示意圖,因為它的輸入有五根地址線,因此只需要一個6輸入查找表(2)就可以實現(xiàn)相同的功能,且電路結(jié)構(gòu)比圖2中的雙4輸入簡單很多。用一個6輸入查找表(2)就可以實現(xiàn)以上的邏輯電路,比起雙4路輸入查找表,不但電路結(jié)構(gòu)簡單,同時減小電路延遲,提高效率。

      以上僅為本實用新型的較佳實施例而已,并不用以限制本實用新型,凡在本實用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等,均應(yīng)包含在本實用新型的保護(hù)范圍內(nèi)。

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