本發(fā)明涉及一種集成電路，尤其涉及一種可提供埋入硅基板的表面下互連或表面下互連線從而具有結構緊湊、面積更小、性能更高、復雜度更低等優(yōu)點的集成電路。

背景技術：

1、在現(xiàn)有技術里的最先進的集成電路中，有許多晶體管通過導電互連(例如金屬線、多晶硅線等)連接以促進這些晶體管的柵極區(qū)、源極區(qū)和漏極區(qū)之間的信號傳輸。所有這些導電互連都依賴許多接觸孔和連接插銷來分別與所述柵極區(qū)、所述源極區(qū)和所述漏極區(qū)連接，這對減小所述些晶體管的面積、功耗和噪聲以及提高集成電路性能的晶片設計目標造成了重大挑戰(zhàn)和困難，特別是當需要縮小元件尺寸以滿足摩爾定律時，晶片上的集成電路數(shù)量必須顯著減少。舉一個關于面積損失的例子：與用于連接金屬線到所述源極區(qū)或所述漏極區(qū)的接觸孔尺寸相比，必須設計更大的源極區(qū)或漏極區(qū)擴散面積以使由于微影工具(lithographic?tool)的限制而不可避免的微影不對準(photolithographicmisalignment)不應造成所述接觸孔形成在所述源極區(qū)或所述漏極區(qū)的邊緣之外。如此，將不可避免地增加了晶體管的擴散面積，從而增加了晶片面積，致使電容增大而嚴重影響電路的交流性能、消耗更多的功率以及增加更大的噪聲。

2、另外，在傳統(tǒng)的動態(tài)隨機存取記憶體的結構中，存在多個通過金屬線連接至動態(tài)隨機存取記憶體單元陣列的傳感放大器。這些設置在硅基板上方的金屬線以及金屬線之間的間距的設計規(guī)則將限制動態(tài)隨機存取記憶體尺寸的可收縮性。因此，如何引入更好的自對準接觸結構和技術以最小的表面積將晶體管連接到其第一個互連(金屬)層來傳輸和接收信號是進一步有效縮小集成電路尺寸和提高性能的中要挑戰(zhàn)。

技術實現(xiàn)思路

1、本發(fā)明的一實施例公開一種集成電路。所述集成電路包含一半導體基板、一p型金屬氧化物半導體(p?type?metal-oxide-semiconductor,pmos)晶體管、一n型保護環(huán)、一n型金屬氧化物半導體(n?type?metal-oxide-semiconductor,nmos)晶體管、一p型保護環(huán)和一第一互連層。所述半導體基板具有一原始表面。所述p型金屬氧化物半導體(p?type?metal-oxide-semiconductor,pmos)晶體管包含一柵極節(jié)點，一源極節(jié)點，和一漏極節(jié)點。所述n型保護環(huán)(n?type?guard?ring)圍繞所述p型金屬氧化物半導體晶體管。所述n型金屬氧化物半導體(n?type?metal-oxide-semiconductor,nmos)晶體管包含一柵極節(jié)點，一源極節(jié)點，和一漏極節(jié)點。所述p型保護環(huán)圍繞所述n型金屬氧化物半導體晶體管。所述第一互連層位于所述半導體基板的原始表面下方且與所述半導體基板隔離。所述第一互連層電連接至所述p型金屬氧化物半導體晶體管、所述n型保護環(huán)、所述n型金屬氧化物半導體晶體管或所述p型保護環(huán)。

2、在本發(fā)明的一實施例中，所述第一互連層電連接到所述n型保護環(huán)，且一電壓源從所述p型金屬氧化物半導體晶體管的背部或頂部連接到所述第一互連層。

3、在本發(fā)明的一實施例中，所述第一互連層圍繞所述p型金屬氧化物半導體晶體管，且電連接到所述p型金屬氧化物半導體晶體管的源極節(jié)點或漏極節(jié)點。

4、在本發(fā)明的一實施例中，所述第一互連層電連接到所述p型保護環(huán)，且一電壓源從所述n型金屬氧化物半導體晶體管的背部或頂部連接到所述第一互連層。

5、在本發(fā)明的一實施例中，所述第一互連層圍繞所述n型金屬氧化物半導體晶體管，且電連接到所述n型金屬氧化物半導體晶體管的源極節(jié)點或漏極節(jié)點。

6、在本發(fā)明的一實施例中，所述集成電路另包含與所述p型金屬氧化物半導體晶體管相鄰的另一晶體管，其中所述第一互連層圍繞且電連接到所述p型金屬氧化物半導體晶體管和所述另一晶體管。

7、在本發(fā)明的一實施例中，所述第一互連層電連接到所述p型金屬氧化物半導體晶體管的源極節(jié)點或漏極節(jié)點，且電連接到所述另一個晶體管的源極節(jié)點或漏極節(jié)點。

8、在本發(fā)明的一實施例中，所述集成電路另包含與所述n型金屬氧化物半導體晶體管相鄰的另一晶體管，其中所述第一互連層圍繞且電連接到所述n型金屬氧化物半導體晶體管和所述另一晶體管。

9、在本發(fā)明的一實施例中，所述第一互連層電連接到所述n型金屬氧化物半導體晶體管的源極節(jié)點或漏極節(jié)點，且電連接到所述另一晶體管的源極節(jié)點或漏極節(jié)點。

10、在本發(fā)明的一實施例中，所述半導體基板的原始表面上方?jīng)]有金屬層將所述n型保護環(huán)連接到所述p型金屬氧化物半導體晶體管。

11、在本發(fā)明的一實施例中，所述半導體基板的原始表面上方?jīng)]有金屬層將所述p型保護環(huán)連接到所述n型金屬氧化物半導體晶體管。

12、本發(fā)明的另一實施例公開一種集成電路。所述集成電路包含一半導體基板、多個晶體管、一保護環(huán)和一表面下互連層。所述半導體基板具有一原始表面。每個晶體管包含一柵極節(jié)點，一源極節(jié)點，和一漏極節(jié)點。所述保護環(huán)圍繞所述多個晶體管。所述表面下互連層位于所述半導體基板的原始表面下方且與所述半導體基板隔離。所述表面下互連層電連接至所述多個晶體管，且位于所述半導體基板的原始表面之上的一組金屬層電連接至所述保護環(huán)和所述多個晶體管。

13、在本發(fā)明的一實施例中，所述集成電路另包含在所述組金屬層上方的第一金屬層，其中所述第一金屬層電連接到所述組金屬層。

14、在本發(fā)明的一實施例中，所述多個晶體管包含一組p型金屬氧化物半導體晶體管，所述保護環(huán)包含接收一電源的n+保護環(huán)，且所述表面下互連層電連接到所述組p型金屬氧化物半導體晶體管的源極節(jié)點，其中所述電源通過所述組金屬層電連接到所述組p型金屬氧化物半導體晶體管的源極節(jié)點。

15、在本發(fā)明的一實施例中，所述多個晶體管包含一組n型金屬氧化物半導體晶體管，所述保護環(huán)包含接收一地電壓的p+保護環(huán)，且所述表面下互連層電連接到所述組n型金屬氧化物半導體晶體管的源極節(jié)點，其中所述地電壓通過所述組金屬層電連接到所述組n型金屬氧化物半導體晶體管的源極節(jié)點。

16、在本發(fā)明的一實施例中，所述表面下互連層包含一第一表面下互連子層(sublayer)和堆迭在所述第一表面下互連子層上方的一第二表面下互連子層；其中所述保護環(huán)包含接收一第一電壓的第一子保護環(huán)(sub-guard?ring)和接收一第二電壓的第二子保護環(huán)，所述多個晶體管包含被所述第一子保護環(huán)包圍的一組第一型金屬氧化物半導體晶體管和被所述第二子保護環(huán)包圍的一組第二型金屬氧化物半導體晶體管；其中所述第一表面下互連子層電連接至所述組第一型金屬氧化物半導體晶體管的源極節(jié)點，且所述第二表面下互連子層電連接至所述組第二型金屬氧化物半導體晶體管的源極節(jié)點。

17、在本發(fā)明的一實施例中，所述組金屬層包含一第一組金屬子層和一第二組金屬子層，所述第一電壓通過所述第一組金屬子層電連接至所述組第一型金屬氧化物半導體晶體管的源極節(jié)點，以及所述第二電壓通過所述第二組金屬子層電連接至所述組第二型金屬氧化物半導體晶體管的源極節(jié)點。

18、本發(fā)明的另一實施例公開一種集成電路。所述集成電路包含一半導體基板、多個晶體管、一保護環(huán)、一第一表面下互連層和一第二表面下互連層。所述半導體基板具有一原始表面。所述保護環(huán)圍繞所述多個晶體管。所述第一表面下互連層位于所述半導體基板的原始表面下方并與所述半導體基板隔離。所述第二表面下互連層位于所述第一表面下互連層下方并與所述半導體基板隔離。所述第一表面下互連層的第一邊緣與第所述二表面下互連層的第二邊緣垂直和水平偏移。

19、在本發(fā)明的一實施例中，所述保護環(huán)包含一第一子保護環(huán)和一第二子保護環(huán)，以及所述多個晶體管包含被所述第一子保護環(huán)包圍的一組p型金屬氧化物半導體晶體管和所述第二子保護環(huán)包圍的一組n型金屬氧化物半導體晶體管，其中所述第一表面下互連層電連接所述組p型金屬氧化物半導體晶體管，以及所述第二表面下互連層電連接所述組n型金屬氧化物半導體晶體管。