多相位時鐘生成器的制造方法
【技術領域】
[0001]本發(fā)明涉及一種半導體集成電路，特別是涉及一種多相位時鐘生成器。
【背景技術】
[0002]多相位時鐘生成在模擬和數字領域都有很重要的應用，特別是高速高性能數字里面，現有技術中一般采用鎖相技術來實現多相位時鐘信號的生成。鎖相技術已提出近100年，用于對相位進行自動控制，在電子系統(tǒng)中應用廣泛，從通信、導航、雷達、計算機到家用電器等都會應用到鎖相技術。鎖相技術一般米用鎖相環(huán)電路(Phase Locked Loop,PLL)實現，而延遲鎖相環(huán)(DLL)則為PLL的另一種形態(tài)，DLL去掉了 PLL中的壓控振蕩器，而是采用電壓控制延遲線(V⑶L)將輸入時鐘信號延遲時鐘周期的整數倍后輸出，從而實現輸入和輸出的同步。由于PLL中采用了壓控振蕩器，對電源或襯底的干擾和噪聲非常敏感，穩(wěn)定性和抗抖動性較差。
[0003]現有技術中為了實現高性能的時鐘信號的輸出一般都采用DLL。DLL鎖定后能夠產生與輸入參考信號同頻率的多相位時鐘。這多相位時鐘可以用于消除時鐘延遲，也可以通過倍頻器或分頻器輸出高頻或低頻時鐘。如圖1所示，是現有DLL的結構示意圖；現有DLL包括鑒相器(PD) 101、電荷泵(CP)和環(huán)路濾波器(LPF) 102、電壓控制延遲線103。鑒相器101用于對頻率輸入信號Fin和反饋回來的頻率輸出信號Fout的相位進行檢測并輸出相應的檢測信號VPD，Vpd為上升(UP)或下降(DN)信號。電荷泵在Vpd的上升(UP)或下降(DN)信號的控制下進行充電或放電并經過環(huán)路濾波器后形成控制電壓VCRTL。V⑶L103由多級延遲單元串聯(lián)而成，輸入端接收頻率輸入信號Fin、輸出端輸出頻率輸出信號Fout，各級延遲單元分別對輸入的信號進行一定的延遲，控制電壓VCRTL能夠對V⑶L103的各級延遲單元的延遲時間進行調整，并且通過整個環(huán)路的負反饋控制，能使得鎖定后的頻率輸出信號Fout和頻率輸入信號Fin的相位差為一個周期。
[0004]DLL雖然能夠具有較小的抖動，噪聲較小，但是DLL電路中還是采用了電荷泵電路，會帶來一定的相位噪聲。
[0005]注入鎖定是指一個簡諧振蕩被另一個頻率相近的簡諧振蕩所擾動的頻率效應。當第二個簡諧振蕩的頻率與第一個足夠接，耦合足夠大時，會完全占據第一個振蕩。

【發(fā)明內容】

[0006]本發(fā)明所要解決的技術問題是提供一種多相位時鐘生成器，能夠采用注入鎖定的方式實現相位的鎖定，能夠最大限度的降低相位噪聲，能有效降低時鐘的頻率雜散。
[0007]為解決上述技術問題，本發(fā)明提供的多相位時鐘生成器包括:環(huán)形振蕩器、RC濾波器，偏置電流源和頻率注入源。
[0008]所述環(huán)形振蕩器由大于I的奇數級首尾相連的CMOS反相器組成。
[0009]各級所述CMOS反相器的結構相同，每一級所述CMOS反相器的結構包括一個CMOS反相器主體和一個尾電流源；所述尾電流源為所述偏置電流源的鏡像電流。
[0010]各級所述CMOS反相器的輸入端連接前一級所述CMOS反相器的輸出端，各級所述CMOS反相器的輸出端連接下一級所述CMOS反相器的輸入端，第一級所述CMOS反相器的前一級為最后一級所述CMOS反相器。
[0011 ] 所述RC濾波器由串聯(lián)的第一電容和第一電阻組成。
[0012]所述頻率注入源輸出一時鐘輸入信號，所述時鐘輸入信號通過所述第一電容注入到第一級所述CMOS反相器的尾電流源；所述時鐘輸入信號通過所述RC濾波器和所述偏置電流源以及第二級到最后一級所述環(huán)形振蕩器的尾電流源隔離；所述時鐘輸入信號對所述環(huán)形振蕩器進行注入鎖定，使所述環(huán)形振蕩器輸出的時鐘輸出信號的頻率等于所述頻率注入源注入的時鐘輸入信號的頻率。
[0013]進一步的改進是，各級所述CMOS反相器的所述CMOS反相器主體由第一 NMOS管和第一 PMOS管連接形成，各級所述CMOS反相器的所述尾電流源由第二 PMOS管組成。
[0014]所述第一 NMOS管和所述第一 PMOS管的柵極相連并作為所述CMOS反相器的輸入端，所述第一 NMOS管和所述第一 PMOS管的漏極相連并作為所述CMOS反相器的輸出端，所述第一 PMOS管的源極連接所述第二 PMOS管的漏極。
[0015]各級所述CMOS反相器的所述第一 NMOS管的源極都連接在一起并接地。
[0016]各級所述CMOS反相器的所述第二 PMOS管的源極都連接在一起并接電源電壓。
[0017]第二級到最后一級所述CMOS反相器的所述第二 PMOS管的柵極都連接在一起，第二級到最后一級所述CMOS反相器的所述第二 PMOS管的柵極和第一級所述CMOS反相器的所述第二 PMOS管的柵極之間連接有所述第一電阻。
[0018]進一步的改進是，所述偏置電流源中包括第三PMOS管，由所述第三PMOS管和各級所述CMOS反相器的所述第二 PMOS管形成鏡像電路并使所述尾電流源為所述偏置電流源的鏡像電流。
[0019]所述第三PMOS管的漏極和地之間連接所述偏置電流源，所述第三PMOS管的源極連接各所述第二 PMOS管的源極；所述第三PMOS管的柵極連接第二級到最后一級所述CMOS反相器的所述第二 PMOS管的柵極。
[0020]進一步的改進是，通過調節(jié)所述尾電流源的大小調節(jié)所述環(huán)形振蕩器的自由振蕩頻率。
[0021]進一步的改進是，所述頻率注入源注入的時鐘信號的頻率和所述環(huán)形振蕩器的自由振蕩頻率相近且該相近的程度滿足形成注入鎖定的條件。
[0022]進一步的改進是，所述環(huán)形振蕩器的各級所述CMOS反相器的輸出端輸出的時鐘輸出信號的頻率和所述頻率注入源注入的時鐘輸入信號的頻率相同；相鄰兩級之間的所述CMOS反相器的輸出端輸出的時鐘輸出信號之間的相位差相同。
[0023]本發(fā)明多相位時鐘生成器通過頻率注入源對環(huán)形振蕩器進行注入鎖定的方式實現相位的鎖定，相對于現有DLL中需要采用到鑒相器和電荷泵來實現相位鎖定的方式，本發(fā)明能夠避免電荷泵所帶來的相位噪聲，從而使得相位噪聲在理想情況下僅取決于輸入的時鐘信號的噪聲和噪底即背景噪聲，從而能夠最大限度的降低相位噪聲；另外，本發(fā)明沒有DLL中的電荷泵引入的失配，沒有DLL延遲鏈路的負載不對稱，本發(fā)明實現的多相位時鐘的雜散特性也比DLL低很多。
【附圖說明】
[0024]下面結合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明:
[0025]圖1是現有DLL的結構示意圖；
[0026]圖2是本發(fā)明實施例的電路圖；
[0027]圖3A是本發(fā)明實施例的注入鎖定后的相位噪聲曲線；
[0028]圖3B是本發(fā)明實施例的環(huán)形振蕩器的自由振蕩的相位噪聲曲線。
【具體實施方式】
[0029]如圖2所示，是本發(fā)明實施例的電路圖；本發(fā)明實施例多相位時鐘生成器包括:環(huán)形振蕩器1、RC濾波器，偏置電流源Il和頻率注入源V3。
[0030]所述環(huán)形振蕩器I由奇數級首尾相連的CMOS反相器2組成。圖2中示意出了 7級CMOS反相器2，但是并不限于7級，其它大于I的奇數級都能應用于本發(fā)明實施例中。
[0031]各級所述CMOS反相器2的結構相同，每一級所述CMOS反相器2的結構包括一個CMOS反相器主體和一個尾電流源。所述尾電流源為所述偏置電流源的鏡像電流，通過調節(jié)所述尾電流源的大小調節(jié)所述環(huán)形振蕩器的自由振蕩頻率。各級所述CMOS反相器的輸入端連接前一級所述CMOS反相器的輸出端，各級所述CMOS反相器的輸出端連接下一級所述CMOS反相器的輸入端，第一級所述CMOS反相器的前一級為最后一級所述CMOS反相器。
[0032]在較佳實施例中，各級所述CMOS反相器2的所述CMOS反相器主體由第一 NMOS管Ml和第一 PMOS管M2連接形成，各級所述CMOS反相器2的所述尾電流源由第二 PMOS管M3組成。所述第一 NMOS管Ml和所述第一 PMOS管M2的柵極相連并作為所述CMOS反相器2的輸入端，所述第一 NMOS管Ml和所述第一 PMOS管M2的漏極相連并作為所述CMOS反相器2的輸出端，所述第一 PMOS管M2的源極連接所述第二 PMOS管M3的漏極。
[0033]各級所述CMOS反相器2的所述第一 NMOS管Ml的源極都連接在一起并接地，圖2中顯示各級所述CMOS反相器2的所述第一 NMOS管Ml的源極都通過電壓源V2接地，在其它實施例中電壓源V2能為0，從而使得各級所述CMOS反相器2的所述第一 NMOS管Ml的源極直接接地。
[0034]各級所述CMOS反相器2的所述第二 PMOS管M3的源極都連接在一起并接電源電壓V2。
[0035]第二級到最后一級所述CMOS反相器2的所述第二 PMOS管M3的柵極都連接在一起。第二級到最后一級所述CMOS反相器2的所述第二 PMOS管M3的柵極和第一級所述CMOS反相器2的所述第二 PMOS管M3的柵極之間連接有第一電阻R1。
[0036]所述RC濾波器由串聯(lián)的第一電容Cl和所述第一電阻Rl組成。
[0037]所述頻率注入源V3輸出一時鐘輸入信號Fin，所述時鐘輸入信號Fin通過所述第一電容Cl注入到第一級所述CMOS反相器2的尾電流源；通過所述RC濾波器實現所述時鐘輸入信號Fin和