M31的漏極和所述第^^一 PMOS管M29的漏極 連接在一起。
[006引所述第一 PNP晶體管Q1的發(fā)射極連接所述第走NM0S管M30的源極，所述第二PNP 晶體管Q2的發(fā)射極通過所述第H電阻R3連接所述第八NM0S管M31的源極，所述第一 PNP 晶體管Q1的基極和集電極、所述第二PNP晶體管Q2的基極和集電極都接地或負(fù)電源AVSS。 [0063] 所述第十PMOS管M28、所述第走NM0S管M30和所述第一 PNP晶體管Q1組成的第 一偏置電流路徑和所述第^^一 PMOS管M29、所述第八NM0S管M31和所述第二PNP晶體管 Q2組成的第二偏置電流路徑中的偏置電流大小相等，所述第二PNP晶體管Q2的發(fā)射極面積 大于所述第一 PNP晶體管Q1的發(fā)射極面積使得所述第二PNP晶體管Q2的第二基射電壓大 于所述第一PNP晶體管Q1的第一基射電壓，所述偏置電流的大小為所述第二基射電壓和所 述第一基射電壓的差和所述第H電阻R3的電阻比值。
[0064] 所述電流鏡像電路包括：
[0065] 由第十二PM0S管M26和連接成二極管形式的第九NM0S管M27組成的第一電流鏡 像路徑，由第十H PM0S管M24和連接成二極管形式的第十NM0S管M25組成的第二電流鏡 像路徑，由第^^一 NM0S管M23和連接成二極管形式的第十四PM0S管M22組成的第H電流 鏡像路徑，由第十二NM0S管M21、連接成二極管形式的第十五PM0S管M19和連接成二極管 形式的第十六PM0S管M20組成的第四電流鏡像路徑，由第十走PM0S管M16、連接成二極管 形式的第十H NM0S管M17和連接成二極管形式的第十四NM0S管M18組成的第五電流鏡像 路徑。
[0066] 所述第十二PM0S管M26、所述第十HPM0S管M24、所述第十四PM0S管M22、所述第 十五PM0S管M19和所述第十走PM0S管M16的源極都連接正電源AVDD。
[0067] 所述第十二PM0S管M26、所述第十H PM0S管M24和所述第十走PM0S管M16的柵 極都連接所述第十PM0S管M28的柵極，使所述第一電流鏡像路徑、所述第二電流鏡像路徑 和所述第五電流鏡像路徑的電流都為所述偏置電流的鏡像電流。
[006引所述第九NM0S管M27的漏極和柵極都連接所述第十二PM0S管M26的漏極并輸出 所述第一偏置電壓Vbl，所述第九NM0S管M27的源極接地或負(fù)電源AVSS。
[0069] 所述第十NM0S管M25的漏極和柵極都連接所述第十H PM0S管M24的漏極并輸出 所述第六偏置電壓Vb6,所述第十NM0S管M25的源極接地或負(fù)電源AVSS。
[0070] 所述第^^一 NM0S管M23和所述第十二NM0S管M21的源極都接地或負(fù)電源AVSS， 所述第^^一 NM0S管M23和所述第十二NM0S管M21的柵極都連接所述第十NM0S管M25的 柵極并分別產(chǎn)生所述第H電流鏡像路徑和所述第四電流鏡像路徑的電流。
[0071] 所述第十四PM0S管M22的源極連接正電源AV孤，所述第十四PM0S管M22的漏極 和柵極連接在一起并輸出所述第五偏置電壓Vb5。
[0072] 所述第十五PM0S管M19的源極接正電源AV孤，所述第十五PM0S管M19的柵極和 漏極都連接所述第十六PM0S管M20的源極，所述第十六PM0S管M20的柵極和漏極都連接 所述第十二NM0S管M21的漏極并輸出所述第四偏置電壓Vb4。
[0073] 所述第十四NM0S管M18的源極接地或負(fù)電源AVSS，所述第十四NM0S管M18的柵 極和漏極都連接所述第十H NM0S管M17的源極，所述第十H NM0S管M17的柵極和漏極都 連接所述第十走PM0S管M16的漏極并輸出所述第H偏置電壓Vb3。
[0074] 所述自啟動(dòng)電路用于實(shí)現(xiàn)帶隙基準(zhǔn)電路的自啟動(dòng)，包括：
[00巧]由第十五NM0S管M40和第十八PM0S管M39組成的反相器，所述第十五NM0S管 M40的源極接地或負(fù)電源AVSS，所述第十八PM0S管M39的源極接正電源AV孤，所述第十五 NM0S管M40和所述第十八PM0S管M39的柵極都接休眠信號(hào)sleep,所述休眠信號(hào)sleep為 外加的低電平信號(hào)，所述第十五NM0S管M40和所述第十八PM0S管M39的漏極連接在一起 并輸出所述休眠信號(hào)sleep的反相信號(hào)。
[0076] 第十六NM0S管M36和第十九PM0S管M35,所述第十六NM0S管M36和所述第十九 PMOS管M35的柵極都連接所述第十五NMOS管M40的漏極，所述第十六NMOS管M36和所述 第十九PM0S管M35的漏極連接在一起，所述第十六NM0S管M36的源極接地或負(fù)電源AVSS， 所述第十九PM0S管M35的源極接正電源AVDD。
[0077] 第十走 NMOS 管 134、第二十 PM0S 管 M37 和第二^-一 PM0S 管 M38、第二十二 PM0S 管M33和第二十H PM0S管M32,所述第十走NMOS管M34的源極接地或負(fù)電源AVSS，所述第 十走NMOS管M34的柵極、所述第二十H PM0S管M32的柵極W及所述第十五NMOS管M40的 漏極連接在一起，所述第十走NMOS管M34的漏極、所述第二^^一 PM0S管M38的柵極和所述 第二十二PM0S管M33的漏極連接在一起。
[0078] 所述第二^^一 PM0S管M38的漏極連接所述第走NMOS管M30的漏極，所述第二十 PM0S管137的漏極和柵極都連接所述第二^^一 PM0S管M38的源極，所述第二十PM0S管M37 的源極接正電源AVDD。
[0079] 所述第二十二PM0S管M33和所述第二十H PM0S管M32的源極都接正電源AVDD， 所述第二十二PM0S管M33的柵極和所述第二十H PM0S管M32的漏極都連接所述第十PM0S 管M28的柵極。
[0080] 本發(fā)明實(shí)施例的帶隙基準(zhǔn)電路中，通過設(shè)置（W/L)28=(W/L)2g，（W/L)w=(W/L)31，其 中（W/L)2g為所述第十PMOS管M28的溝道的寬度和長(zhǎng)度比，（W/L)2g 為所述第^^一 PM0S管 M29的溝道的寬度和長(zhǎng)度比，（W/L)3。為所述第走NMOS管M30的溝道的寬度和長(zhǎng)度比，（W/ U 31為所述第八NMOS管M31的溝道的寬度和長(zhǎng)度比，上述設(shè)置能使所述第十PM0S管M28和 所述第十一 PM0S管M29兩條之路的電流相等，即所述第一偏置電流路徑和所述第二偏置電 流路徑中的偏置電流大小相等；并且能使\s28=Ves2g，Ves28對(duì)應(yīng)于所述第十PM0S管M28的柵 源電壓Vesw 對(duì)應(yīng)于所述第^^一 PM0S管M29的柵源電壓。
[0081] 并且所述第二PNP晶體管Q2的發(fā)射極面積大于所述第一 PNP晶體管Q1的發(fā)射極 面積，令，所述第二PNP晶體管Q2的發(fā)射極面積是所述第一 PNP晶體管Q1的發(fā)射極面積 的m倍，如m可W為8,那么第H電阻R3上的壓降為即所述第一 PNP晶體管Q1的基 極-發(fā)射極電壓與即所述第二PNP晶體管Q2的基極-發(fā)射極電壓之差A(yù) V :
[008引 A VgE - VbE(Q1)_VbE(Q2)
[0083] 由于集電極電流
【主權(quán)項(xiàng)】
1. 一種運(yùn)算放大器，其特征在于，包括兩級(jí)放大電路和偏置電路； 所述兩級(jí)放大電路的第一級(jí)為折疊式共源共柵放大電路，第二級(jí)為推挽輸出電路； 所述折疊式共源共柵放大電路包括差分輸入電路和共柵放大電路； 所述差分輸入電路包括第一 PMOS管和第二PMOS管組成的差分對(duì)管，所述第一 PMOS管 和所述第二PMOS管的源極連接在一起，所述第一 PMOS管和所述第二PMOS管的柵極為差分 電壓輸入信號(hào)的輸入端，所述第一 PMOS管和所述第二PMOS管的漏極分別輸出兩路差分電 流f旨號(hào)； 所述共柵放大電路包括第一 NM0S管和第二NM0S管，由所述第一 PMOS管和所述第一 NM0S管組成第一折疊式共源共柵結(jié)構(gòu)支路，由所述第二PMOS管和所述第二NM0S管組成第 二折疊式共源共柵結(jié)構(gòu)支路；所述第一 NM0S管的源極和所述第一 PMOS管的漏極相連接，所 述第二NM0S管的源極和所述第二PMOS管的漏極相連接，所述第一 NM0S管和所述第二NM0S 管的柵極都連接到偏置電壓一，所述第一 NM0S管的源極接收由所述第一 PMOS管的漏極輸 出的所述差分電流信號(hào)，所述第二NM0