一種電壓可調(diào)的上電掉電復(fù)位電路的制作方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及射頻電路技術(shù)領(lǐng)域，具體涉及一種電壓可調(diào)的上電掉電復(fù)位電路。
【背景技術(shù)】
[0002]RFID技術(shù)應(yīng)用越來越廣泛。在RFID芯片的電路設(shè)計中，要求復(fù)位電路有效果更佳的復(fù)位電壓波形，其中復(fù)位電路設(shè)計的優(yōu)劣性能直接影響整個芯片的功能性能。對于RFID芯片而言，在給芯片上電之前，芯片內(nèi)部的各個電路處于不工作狀態(tài)，數(shù)字電路要進(jìn)入工作狀態(tài)需要復(fù)位信號喚醒，因此復(fù)位電路能否輸出的復(fù)位信號的效果對數(shù)字電路產(chǎn)生直接影響，復(fù)位信號效果不佳可能直接造成數(shù)字電路的出現(xiàn)錯誤，甚至直接造成芯片無法工作，現(xiàn)有的上電掉電復(fù)位電路輸出的電壓受電源電壓影響抖動且波形不夠陡峭，不能產(chǎn)生比較理想的復(fù)位電壓，可能會造成數(shù)字電路出現(xiàn)錯誤判斷，因此提供一種效果好、能耗低的復(fù)位電路，產(chǎn)生理想的復(fù)位電壓波形供給數(shù)字電路工作，是急需解決的技術(shù)問題。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的一個目的是解決至少上述問題和/或缺陷，并提供至少后面將說明的優(yōu)點。
[0004]本發(fā)明還有一個目的是提供一種電壓可調(diào)的上電掉電復(fù)位電路，其可以產(chǎn)生陡峭的輸出電壓波形，以供給數(shù)字電路工作，具有精度高、效果好、能耗低等優(yōu)點。
[0005]為了實現(xiàn)根據(jù)本發(fā)明的這些目的和其它優(yōu)點，提供了一種電壓可調(diào)的上電掉電復(fù)位電路，其輸出端連接芯片的數(shù)字電路，所述復(fù)位電路具有施密特整形電路，還包括:
[0006]檢測電壓電路，其用于檢測所述芯片的電源電壓；
[0007]反饋電路，其用于穩(wěn)定以及調(diào)節(jié)復(fù)位電路的輸出端的電壓；
[0008]延遲緩沖電路，其用于將所述芯片的電源電壓信號延遲緩沖傳遞至所述施密特整形電路；
[0009]其中，當(dāng)所述施密特整形電路的輸入端的電壓達(dá)到上升或下降翻轉(zhuǎn)電平后，所述復(fù)位電路的輸出端的電壓發(fā)生翻轉(zhuǎn)；所述檢測電壓電路和所述反饋電路通過調(diào)制所述MOS晶體管的寬長比實現(xiàn)理想的上電掉電復(fù)位電壓。
[0010]優(yōu)選的是，所述的電壓可調(diào)的上電掉電復(fù)位電路，所述檢測電壓電路包括第一NMOS晶體管和第一 PMOS晶體管；所述第一 NMOS晶體管和第一 PMOS晶體管的柵極相連并連接基準(zhǔn)電壓源，作為所述檢測電壓電路的輸入端，所述第一 NMOS晶體管和第一 PMOS晶體管的漏極相連，作為所述檢測電壓電路的輸出端，所述第一 NMOS晶體管的源極接地，所述第一 PMOS晶體管的源極連接所述芯片的電源電壓。
[0011]優(yōu)選的是，所述的電壓可調(diào)的上電掉電復(fù)位電路，所述反饋電路包括第三PMOS晶體；所述第三PMOS晶體管的柵極連接所述復(fù)位電路的輸出端，所述第三PMOS晶體管的漏極連接所述檢測電壓電路的輸出端，所述第三PMOS晶體管的源極連接所述芯片的電源電壓。
[0012]優(yōu)選的是，所述的電壓可調(diào)的上電掉電復(fù)位電路，所述延遲緩沖電路包括第二NMOS晶體管、第三NMOS晶體管、第二 PMOS晶體管和電容CO ;所述第二 NMOS晶體管和所述第二 PMOS晶體管的柵極相連并連接所述檢測電壓電路的輸出端，所述第三NMOS晶體的柵極連接所述檢測電壓電路的輸入端，所述第二NMOS晶體管的源極接地，所述第二NMOS晶體管的漏極連接所述第三NMOS晶體管的源極，所述第三NMOS晶體管和所述第二 PMOS晶體管的漏極相連，作為所述延遲緩沖電路的輸出端，所述第二 PMOS晶體管的源極連接所述芯片的電源電壓，所述電容CO的兩端分別連接所述芯片的電源電壓和所述延遲緩沖電路的輸出端。
[0013]優(yōu)選的是，所述的電壓可調(diào)的上電掉電復(fù)位電路，所述施密特整形電路包括第四NMOS晶體管、第五NMOS晶體管、第六NMOS晶體管、第七NMOS晶體管、第四PMOS晶體管、第五PMOS晶體管、第六PMOS晶體管和第七PMOS晶體管；所述第四NMOS晶體管、所述第五NMOS晶體管、所述第四PMOS晶體管和所述第五PMOS晶體管的柵極相連，作為所述施密特整形電路的輸入端，并連接所述延遲緩沖電路的輸出端，所述第六NMOS晶體管和所述第六PMOS晶體管的柵極相連，作為所述施密特整形電路的輸出端，并連接所述復(fù)位電路的輸出端，所述第四NMOS晶體管、所述第六NMOS晶體管和所述第七NMOS晶體管的源極相連并接地，所述第四NMOS晶體管的漏極、所述第五NMOS晶體管的源極和所述第六NMOS晶體管的漏極相連，所述第五NMOS晶體管和所述第五PMOS晶體管的漏極相連并連接所述第七NMOS晶體管和第七PMOS晶體管的柵極，所述第五PMOS晶體管的源極、所述第四PMOS晶體的漏極和所述第六PMOS晶體管的漏極相連，所述第四PMOS晶體管、所述第六PMOS晶體管和所述第七PMOS晶體管的源極相連并連接所述芯片的電源電壓，所述第七NMOS晶體管的漏極與所述第七PMOS晶體管的漏極相連，并連接至所述復(fù)位電路的輸出端。
[0014]優(yōu)選的是，所述的電壓可調(diào)的上電掉電復(fù)位電路，所述電容CO容量小于lpF。
[0015]優(yōu)選的是，所述的電壓可調(diào)的上電掉電復(fù)位電路，還包括基準(zhǔn)電壓源模塊，其由基準(zhǔn)電壓源和鏡像電流NMOS晶體管構(gòu)成，所述基準(zhǔn)電壓源為所述復(fù)位電路提供所述偏置電壓，所述鏡像電流NMOS晶體管的柵極和漏極連接所述基準(zhǔn)電壓源，所述鏡像電流NMOS晶體管的源極接地。
[0016]本發(fā)明至少包括以下有益效果:
[0017](I)本發(fā)明采用MOS晶體管在線性區(qū)的源漏電阻可變性，以及施密特整形電路的輸出翻轉(zhuǎn)的特點，從而得到一個輸出的信號在電源電壓vdd的上升和下降到某個電壓值的時候翻轉(zhuǎn)，即復(fù)位信號，調(diào)制MOS管的寬長比即可得到一個理想的上電掉電復(fù)位電壓供給后續(xù)t吳塊；
[0018](2)本發(fā)明由檢測電壓電路、延遲緩沖電路、反饋電路以及施密特整形電路構(gòu)成，與常用以RC電路作為復(fù)位電路相比，本發(fā)明的復(fù)位電路能產(chǎn)生效果更好的復(fù)位信號，保證數(shù)字電路的正常工作；
[0019](3)本發(fā)明只消耗了很小的功耗就得到一個理想的上電掉電復(fù)位信號，具有精度尚、效果好、能耗低等優(yōu)點。
[0020]本發(fā)明的其它優(yōu)點、目標(biāo)和特征將部分通過下面的說明體現(xiàn)，部分還將通過對本發(fā)明的研宄和實踐而為本領(lǐng)域的技術(shù)人員所理解。
【附圖說明】
[0021]圖1為現(xiàn)有技術(shù)的上電掉電復(fù)位電路的結(jié)構(gòu)示意圖。
[0022]圖2本發(fā)明所述的電壓可調(diào)的上電掉電復(fù)位電路的結(jié)構(gòu)示意圖。
[0023]圖3為本發(fā)明所述的電壓可調(diào)的上電掉電復(fù)位電路與基準(zhǔn)電壓源模塊連接的工作原理圖。
[0024]圖4為本發(fā)明所述施密特整形電路的翻轉(zhuǎn)電平示意圖。
[0025]圖5為本發(fā)明所述的芯片的電源電壓上升和下降對應(yīng)的所述復(fù)位電路的輸出端的電壓。
【具體實施方式】
[0026]下面結(jié)合附圖對本發(fā)明做進(jìn)一步的詳細(xì)說明，以令本領(lǐng)域技術(shù)人員參照說明書文字能夠據(jù)以實施。
[0027]如圖1所示的現(xiàn)有技術(shù)的復(fù)位電路的示意圖，當(dāng)電源電壓Vdd上升時，上電復(fù)位信號也跟著上升，當(dāng)上電復(fù)位信號電平達(dá)到預(yù)定義的跳電壓時，發(fā)生翻轉(zhuǎn)，啟動后續(xù)電路模塊，但仍存在一些問題，當(dāng)電源電壓上身緩慢時，跳變電壓發(fā)生嚴(yán)重向下偏移，不符合電路要求，掉電復(fù)位功能也不穩(wěn)定，掉電快的情況下進(jìn)行再次上電時會出現(xiàn)復(fù)位功能失效。
[0028]圖2-5示出了根據(jù)本發(fā)明的一種實現(xiàn)形式，一種電壓可調(diào)的上電掉電復(fù)位電路，其輸出端連接芯片的數(shù)字電路，所述復(fù)位電路具有施密特整形電路，還包括:
[0029]檢測電壓電路，其用于檢測所述芯片的電源電壓；
[0030]反饋電路，其用于穩(wěn)定及調(diào)節(jié)所述復(fù)位電路的輸出端的電壓；
[0031]延遲緩沖電路，其用于將所述芯片的電源電壓信號延遲緩沖傳遞至所述施密特整形電路；
[0032]其中，當(dāng)所述施密特整形電路的輸入端的電壓達(dá)到上升或下降翻轉(zhuǎn)電平后，所述復(fù)位電路的輸出端的電壓發(fā)生翻轉(zhuǎn)，得到陡峭的復(fù)位電壓波形；所述檢測電壓電路和所述反饋電路均包含一寬長比不大于2-3:1的MOS晶體管，所述檢測電壓電路和所述反饋電路通過調(diào)制所述MOS晶體管的寬長比實現(xiàn)理想的上電掉電復(fù)位電壓。
[0033]在另一種實例中，所述的電壓可調(diào)的上電掉電復(fù)位電路，所述檢測電壓電路包括第一 NMOS晶體管和第一 PMOS晶體管；所述第一 NMOS晶體管和第一 PMOS晶體管的柵極相連并連接基準(zhǔn)電壓源，作為所述檢測電壓電路的輸入端，所述第一 NMOS晶體管和第一 PMOS晶體管的漏極相連，作為所述檢測電壓電路的輸出端，所述第一 NMOS晶體管的源極接地，所述第一 PMOS晶體管的源極連接所述芯片的電源電壓。
[0034]在另一種實例中，所述的電壓可調(diào)的上電掉電復(fù)位電路，所述反饋電路包括第三PMOS晶體；所述第三PMOS晶體管的柵極連接所述復(fù)位電路的輸出端，所述第三PMOS晶體管的漏極連接所述檢測電壓電路的輸出端，所述第三PMOS晶體管的源極連接所述芯片的電源電壓。
[0035]在另一種實例中，所述的電壓可調(diào)的上電掉電復(fù)位電路，所述延遲緩沖電路包括第二 NMOS晶體管、第三NMOS晶體管、第二 PMOS晶體管和電容CO ;所述第二 NMOS晶體管和所述第二 PMOS晶體管的柵極相連并連接所述檢測電壓電路的輸出端，所述第三NMOS晶體的柵極連接所述檢測電壓電路的輸入端，所述第二 NMOS晶體管的源極接地，所述第二 NMOS晶體管的漏極連接所述第三NMOS晶體管的源極，所述第三NMOS晶體管和所述第二 PMOS晶體管的漏極相連，作為所述延遲緩沖電路的輸出端，所述第二 PMOS晶體管的源極連接所述芯片的電源電壓，所述電容CO的兩端分別連接所述芯片的電源電壓和所述延遲緩沖電路的輸出端。
[0036]在另一種實例中，所述的電壓可調(diào)的上電掉電復(fù)位電路，所述施密特整形電路包括第四NMOS晶體管、第五NMOS晶體管、