控制浮動偏置電路2調(diào)整所述MOS管的襯底的電壓；從而實現(xiàn)跟隨輸入輸出端PAD的電壓調(diào)整所述MOS管的襯底的電壓，進(jìn)一步提高了阻止形成所述輸入輸出端PAD到所述MOS管的襯底的漏電流的調(diào)整速度，進(jìn)而提高了阻止形成輸入輸出端PAD經(jīng)過該P(yáng)N結(jié)到電源OVDD的漏電流的響應(yīng)速度。
[0025]圖3示出了本發(fā)明實施例提供的柵跟隨輸入輸出電路的電路，為了便于說明，僅示出了與本發(fā)明實施例相關(guān)的部分，詳述如下。
[0026]其中，優(yōu)選的是，所述柵跟隨電路I包括:
[0027]第一PMOS 管 MP1、第三 NMOS 管 MN3、第四 NMOS 管 MN4、第五 NMOS 管 MN5、第六 NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十四NMOS管MN14、第九反相器XI9，第十反相器XI10，第十一反相器XIll以及第一電阻Rl ；
[0028]所述第一 PMOS管MPl的源極為所述柵跟隨電路I的輸入端，所述第一 PMOS管MPl的柵極和漏極分別接電源和所述第四NMOS管MN4的柵極，所述MOS管的襯底包含所述第一PMOS管MPl的襯底，所述第一 PMOS管MPl的漏極為所述柵跟隨電路I的第一控制端、第二控制端以及保護(hù)信號端，所述第四NMOS管MN4的源極和漏極分別接電源和所述第九反相器XI9的輸入端，所述第三NMOS管MN3的源極、柵極以及漏極分別接所述第一 PMOS管MPl的漏極、電源以及所述第九反相器XI9的輸入端，所述第五NMOS管MN5的漏極、柵極以及源極分別接所述第一 PMOS管MPl的漏極、所述第九反相器XI9的輸出端以及所述第七NMOS管MN7的漏極，所述第六NMOS管MN6的漏極、柵極以及源極分別接所述第一 PMOS管MPl的漏極、電源以及所述第七NMOS管麗7的漏極，所述第七NMOS管麗7的柵極和源極分別接電源和地，所述第十反相器XIlO的輸入端和輸出端分別接所述第九反相器XI9的輸出端和所述第八NMOS管MN8的柵極，所述第八NMOS管MN8的漏極和源極分別接所述第一 PMOS管MPl的漏極和所述第九NMOS管MN9的漏極，所述第九NMOS管MN9的柵極和源極分別接所述第十一反相器XIll的輸出端和地，所述第十四NMOS管MN14的漏極、柵極以及源極分別接所述第十一反相器XIll的輸入端、電源以及所述第一電阻Rl的第一端，所述第十四NMOS管MN14的漏極為所述柵跟隨電路I的輸出端，所述第一電阻Rl的第二端接所述第一 PMOS管MPl的源極。
[0029]另外，所述第一 PMOS管MPl的漏極接TG節(jié)點。所述MOS管的襯底接F節(jié)點。
[0030]其中，優(yōu)選的是，所述浮動偏置電路2包括:
[0031]第八PMOS管MP8和第九PMOS管MP9 ；
[0032]所述第八PMOS管MP8的柵極為所述浮動偏置電路2的受控端，所述第八PMOS管MP8的漏極和源極分別接電源和所述第九PMOS管MP9的源極，所述第八PMOS管MP8的源極和所述第九PMOS管MP9的源極均接所述MOS管的襯底，所述第八PMOS管MP8的襯底接所述第八PMOS管MP8的源極，所述第九PMOS管MP9的襯底接所述第九PMOS管MP9的源極，所述第九PMOS管MP9的漏極和柵極分別接所述第八PMOS管MP8的柵極和電源。
[0033]其中，優(yōu)選的是，所述靜電釋放電路4包括:
[0034]第十PMOS 管 MP10、第 ^^一PMOS 管 MPl 1、第十二 PMOS 管 MP12、第十五 NMOS 管 MN15、第十六NMOS管MN16以及第十七NMOS管MN17 ；
[0035]所述第十二PMOS管MP12的源極和襯底均接電源，所述第十二PMOS管MP12的柵極和漏極分別接地和所述第i^一PMOS管MPlI的柵極，所述第i^一PMOS管MPlI的源極和漏極分別接電源和第十PMOS管MPlO的源極，所述MOS管的襯底包含所述第i^一 PMOS管MPll的襯底和所述第十PMOS管MPlO的襯底，所述第十PMOS管MPlO的柵極為所述靜電釋放電路4的受控端，所述第十PMOS管MPlO的漏極接所述輸入輸出端，所述第十七NMOS管麗17的漏極、柵極以及源極分別接所述第十PMOS管MPlO的漏極、電源以及所述第十六WOS管麗16的漏極，所述第十五NMOS管MN15的漏極、柵極以及源極分別接所述第十六NMOS管MN16的源極、電源以及地，所述第十六NMOS管麗16的源極接地。
[0036]其中，優(yōu)選的是，所述輸出級電路3包括:
[0037]第二PMOS 管 MP2、第三 PMOS 管 MP3、第一 NMOS 管 MNl 以及第二 NMOS 管 MN2 ；
[0038]所述第二 PMOS管MP2的源極、柵極以及漏極分別接電源、所述輸出前級驅(qū)動電路的第一輸出端(POl)以及所述第三PMOS管MP3的源極，所述第三PMOS管MP3的柵極為所述輸出級電路3的受控端，所述第一 NMOS管MNl的漏極、柵極以及源極分別接所述第三PMOS管MP3的漏極、電源以及所述第二 NMOS管MN2的漏極，所述第二 NMOS管MN2的柵極和源極分別接所述輸出前級驅(qū)動電路的第二輸出端P02以及地。
[0039]下面結(jié)合圖2說明本實施例的工作原理:
[0040]當(dāng)所述集成芯片的I/O電路工作在輸入模式時，輸出使能信號EN為3.3V的邏輯高電平；進(jìn)而，輸出前級驅(qū)動電路第一輸出端POl輸出3.3V的高電平，所述輸出前級驅(qū)動電路的第二輸出端P02輸出OV的低電平。輸入級電路中的第二 PMOS管MP2以及第二 NMOS管MN2均截止，輸出前級驅(qū)動電路使輸入輸出端PAD呈高阻態(tài)，所述集成芯片的所述輸入輸出端PAD進(jìn)入接收模式。
[0041]在所述輸入輸出端PAD處于接收模式下,若從輸入輸出端PAD輸入5V的電信號，因此輸入的電信號得電壓高于電源OVDD (電源OVDD的電壓為:3.3V)的電壓，由于柵跟蹤電路中的第一 PMOS管MPl的柵極和源極分別接接電源OVDD和輸入輸出端PAD，第一 PMOS管MPl導(dǎo)通；與此同時，由于第六NMOS管麗和第七NMOS管麗7的柵極均接電源0VDD，因此，六NMOS管MN和第七NMOS管MN7 —直處于導(dǎo)通狀態(tài)；進(jìn)而，第三NMOS管MN3、第六NMOS管MN6以及第七NMOS管MN7對輸入輸出端PAD進(jìn)行分壓，TG結(jié)點上的電壓為第六NMOS管MN6和第七NMOS管MN7串聯(lián)后的電壓；需要說明的是，第六NMOS管MN6和第七NMOS管MN7均采用長溝道的NMOS管(導(dǎo)通時的電阻阻值仍較大)，因此，TG電位可近似達(dá)到5V。進(jìn)而，輸出級電路3中第三PMOS管MP3和靜電釋放電路4中的第十PMOS管MPlO均截止，即使輸入輸出端PAD的電信號的電壓大于電源OVDD的電壓,有效地阻止了輸入輸出端PAD經(jīng)過第三PMOS管MP3和/或第十PMOS管MPlO形成與電源OVDD的電流通路，避免了產(chǎn)生輸入輸出端PAD倒流向電源OVDD的漏電流。與此同時，5V的TG節(jié)點與所述第八PMOS管MP8的柵極連接，使得浮動偏置電路2中的第八PMOS管MP8截止，第九PMOS管MP9導(dǎo)通，進(jìn)而通過TG節(jié)點向F節(jié)點充電，即TG節(jié)點通過第九PMOS管MP9的漏極向F節(jié)點充電，進(jìn)而PMOS管的N阱(與F節(jié)點連接)電位近似也為5V。其中，第三PMOS管MP3、第二 PMOS管MP2、第一 PMOS管MP1、第十PMOS管MPlO以及第i^一 PMOS管MPll等PMOS管均做在N阱里，由于在MOS管襯底制成的PMOS管的N阱接結(jié)點F，輸入輸出端PAD上的高電壓的電信號并不能使PMOS管的漏極(接輸入輸出端PAD)和襯底之間的PN結(jié)正向?qū)?，阻止了形成輸入輸出端PAD流向PMOS管的N阱的泄漏電流(即輸入輸出端PAD流向MOS管襯底的漏電流)。與此同時，TG節(jié)點為5V，柵跟蹤電路中的第四NMOS管MN4導(dǎo)通；進(jìn)而，第九反相器XI9的輸入端輸入高電平信號(3.3V)，輸出端為低電平信號；進(jìn)而，第五NMOS管麗5截止，沒有對TG節(jié)點的電位造成影響；進(jìn)而，第十反相器XIlO輸出高電平信號；進(jìn)而，第八NMOS管MN8的柵極為3.3V的高電平信號，但第八NMOS管MN8導(dǎo)通與否還要取決于第九匪OS管MN9是否導(dǎo)通。同時，由于輸入輸出端為5V的高電平，以及第十四NMOS管麗14的柵極接電源0VDD，第H 反相器XIll的輸入端輸入高電平信號,輸出端輸出低電平信號,第八NMOS管MN9截止，從而使得MN8截止，沒有對TG節(jié)點的電位造成影響。
[0042]當(dāng)從輸入輸出端PAD輸入的電信號的電壓低于或等于電源OVDD的電壓時，第一PMOS管MPl截至，一直導(dǎo)通的第六NMOS管MN6和第七NMOS管MN