時鐘生成方法及時鐘生成電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種在搭載功能模塊、及與功能模塊進行通信來控制其工作的控制電路的半導體芯片中，生成向控制電路及功能模塊供給的時鐘的時鐘生成方法及時鐘生成電路。
【背景技術(shù)】
[0002]隨著半導體集成電路的制造工藝的微細化，半導體芯片逐漸大型化和多功能化。例如，在被稱作片上系統(tǒng)(SOC:System on chip)的半導體集成電路的設(shè)計方法中，有時在半導體芯片上除了搭載分別實現(xiàn)預(yù)定功能的I個以上的功能模塊以外，還搭載有與各功能模塊進行通信來控制其工作的CPU(中央處理器)等控制電路。并且，通過在電路的非工作時下調(diào)工作時鐘的頻率來抑制待機時的耗電。
[0003]若半導體芯片大型化，則從時鐘發(fā)生電路傳輸于各功能模塊的工作時鐘的物理布線距離變長，有時甚至達到數(shù)毫米。因此，即使在控制電路與各功能模塊連接于相同的工作時鐘時，有時也會對各功能模塊供給根據(jù)傳輸距離分別延遲且其相位從供給于控制電路的工作時鐘的相位偏移的工作時鐘，從而在控制電路與各功能模塊之間無法進行正確的通信。
[0004]為了應(yīng)對這種問題，專利文獻I (日本專利公開2005-38159號公報)中記載有如下內(nèi)容:將主時鐘信號進行分頻并作為第I分頻時鐘信號來輸出，并且利用主時鐘信號對第I分頻時鐘信號進行同步匹配來輸出第2分頻時鐘信號，以此來降低第2分頻時鐘信號的時鐘偏移，并向半導體芯片內(nèi)的多個邏輯電路供給與第I分頻時鐘信號相同相位的第2分頻時鐘信號。
[0005]并且，專利文獻2 (日本專利公開2007-189293號公報)中記載有如下內(nèi)容:通過將第I時鐘信號進行分頻而生成第2時鐘信號，并由第I及第2時鐘信號生成具有第2時鐘信號的周期，且邏輯電平的變化時點與第I時鐘信號的時點相同的第3時鐘信號，由此來抑制由第I時鐘信號與第3時鐘信號的傳輸路徑上的芯片內(nèi)部偏差引起的偏移，并改善時序收斂性。
[0006]專利文獻1、2中，使分頻時鐘與其源時鐘同步并將其重新保持來生成再生時鐘，并分配于各功能模塊，由此能夠抑制芯片上變異性(OCV，on chip variat1n:同一半導體芯片內(nèi)的特性的偏差)的影響。然而，分頻時鐘的分頻比可變時，在專利文獻1、2中，用于生成再生時鐘的FF(觸發(fā)器)的級數(shù)固定，因此供給于控制電路與各功能模塊的分頻時鐘的相位偏移而無法進行正確的通信。
[0007]圖7是表示以往的時鐘生成電路的結(jié)構(gòu)的一例的電路圖。該圖所示的時鐘生成電路56在搭載功能模塊(A、B) 14、16、及與各功能模塊14、16進行通信來控制其工作的控制電路12的半導體芯片中，生成分別供給于控制電路12及功能模塊14、16的延遲時鐘，且具備分頻電路58、及時鐘同步電路60、62。
[0008]分頻電路58將源時鐘進行m分頻(m為2以上的整數(shù))來生成具有源時鐘的頻率的l/m頻率的分頻時鐘。
[0009]時鐘同步電路60與源時鐘同步而生成使分頻時鐘延遲4個時鐘的延遲時鐘A，并將所生成的延遲時鐘A供給于與延遲時鐘A同步而工作的功能模塊14。
[0010]時鐘同步電路62與源時鐘同步而生成使分頻時鐘延遲2個時鐘的延遲時鐘B，并將所生成的遲延時鐘B供給于與延遲時鐘B同步而工作的功能模塊16。
[0011]當沒有時鐘同步電路60、62時，根據(jù)傳輸距離分別延遲的可變分頻時鐘將會供給于各功能模塊14、16。
[0012]通過時鐘同步電路60、62使分頻時鐘延遲的4個時鐘及2個時鐘的時鐘數(shù)是，為了使控制電路12和各功能模塊14、16與分頻時鐘同步而工作，在沒有時鐘同步電路60、62的情形下，根據(jù)從分頻電路58傳輸于各功能模塊14、16的各分頻時鐘的傳輸距離，對傳輸于各功能模塊14、16的各可變分頻時鐘計算出的、需要與源時鐘同步而使可變分頻時鐘延遲的時鐘數(shù)。
[0013]時鐘同步電路60與延遲的4個時鐘對應(yīng)地具備串聯(lián)連接的4級的FF(延遲電路)64、66、68、70。在FF64、66、68、70的時鐘輸入端子輸入有源時鐘，在初級的FF64的數(shù)據(jù)輸入端子輸入有分頻時鐘。從FF64、66、68、70的數(shù)據(jù)輸出端子分別輸出再生時鐘I?3及延遲時鐘A。
[0014]分頻時鐘與源時鐘的上升同步而通過4級的FF64、66、68、70各延遲I個時鐘。其結(jié)果，從時鐘同步電路60輸出分頻時鐘延遲了源時鐘的4個時鐘的延遲時鐘A。
[0015]同樣地，時鐘同步電路62與遲延的2個時鐘對應(yīng)地具備串聯(lián)連接的2級的FF72、74。在FF72、74的時鐘輸入端子輸入有源時鐘，在初級的FF72的數(shù)據(jù)輸入端子輸入有分頻時鐘。從FF72、74的數(shù)據(jù)輸出端子分別輸出再生時鐘I及延遲時鐘B。
[0016]分頻時鐘與源時鐘的上升同步而通過2級的FF72、74各延遲I個時鐘。其結(jié)果，從時鐘同步電路62輸出分頻時鐘延遲了源時鐘的2個時鐘的延遲時鐘B。
[0017]在時鐘生成電路56中，通過分頻電路58，生成源時鐘被m分頻的分頻時鐘。
[0018]接著，通過時鐘同步電路60，與源時鐘的上升同步而生成分頻時鐘延遲4個時鐘的延遲時鐘A，并供給于功能模塊14。并且，通過時鐘同步電路62，與源時鐘的上升同步而生成分頻時鐘延遲2個時鐘的延遲時鐘B，并供給于功能模塊16。
[0019]圖8是表示分頻時鐘為2分頻時鐘時的圖7所示的時鐘生成電路的工作的一例的時序圖。
[0020]分頻時鐘為2分頻時鐘時，如該時序圖所示，分頻時鐘與源時鐘的上升同步，高電平及低電平交替變化。再生時鐘I?3同樣地與源時鐘的上升同步而電平發(fā)生改變，分別從分頻時鐘延遲源時鐘的I?3個時鐘。延遲時鐘A、B與源時鐘的上升同步而電平發(fā)生改變，分別從分頻時鐘延遲源時鐘的4個時鐘及2個時鐘。
[0021]從而，延遲時鐘A、B及分頻時鐘同步而其相位也一致，控制電路12能夠與各功能模塊14、16正確地進行通信來控制其工作。
[0022]圖9是表示分頻時鐘為5分頻時鐘時的圖7所示的時鐘生成電路的工作的一例的時序圖。
[0023]分頻時鐘為5分頻時鐘時，如該時序圖所示，分頻時鐘與源時鐘的上升同步，高電平及低電平交替變化。將分頻時鐘的高電平設(shè)為源時鐘的2個時鐘的脈沖寬度，將低電平設(shè)為源時鐘的3個時鐘的脈沖寬度。再生時鐘I?3同樣地與源時鐘的上升同步而電平發(fā)生改變，分別從分頻時鐘延遲源時鐘的I?3個時鐘。延遲時鐘A、B與源時鐘的上升同步而電平發(fā)生改變，分別從分頻時鐘延遲源時鐘的4個時鐘及2個時鐘。
[0024]從而，延遲時鐘A、B及分頻時鐘進行同步，但其相位偏移，因此控制電路12無法與各功能模塊14、16正確地進行通信。
[0025]時鐘生成電路56的時鐘同步電路60、62結(jié)構(gòu)對應(yīng)于分頻時鐘固定為2分頻時鐘的情況。因此，在時鐘生成電路56的結(jié)構(gòu)中，若分頻時鐘從2分頻時鐘變成其他分頻比的分頻時鐘，則延遲時鐘A、B及分頻時鐘的相位偏移。從而，存在控制電路12無法與各功能模塊14、16正確地進行通信，且無法控制其工作的問題。

【發(fā)明內(nèi)容】

[0026]本發(fā)明的目的在于解決前述現(xiàn)有技術(shù)的問題，提供一種即使在分頻時鐘的分頻比改變的情況下，控制電路也能夠與功能模塊正確地進行通信來控制其工作的時鐘生成電路。
[0027]為了實現(xiàn)上述目的，本發(fā)明提供一種時鐘生成方法，在搭載I個以上的功能模塊、及控制所述I個以上的功能模塊的工作的控制電路的半導體芯片中，生成向所述控制電路及所述I個以上的各功能模塊供給的延遲時鐘，的其特征在于，所述時鐘生成方法包括:
[0028]根據(jù)分頻比設(shè)定信號，生成將源時鐘進行分頻的可變分頻時鐘的步驟；
[0029]為了使所述控制電路和所述I個以上的各功能模塊與所述可變分頻時鐘同步工作，在沒有使所述可變分頻時鐘延遲的時鐘同步電路的情形下，根據(jù)從生成所述可變分頻時鐘的可變分頻電路傳輸于所述I個以上的功能模塊的所述各可變分頻時鐘的傳輸距離，對傳輸于所述I個以上的功能模塊的各可變分頻時鐘計算與所述源時鐘同步而使所述可變分頻時鐘延遲的時鐘數(shù)的步驟；
[0030]求出在所述計算出的時鐘數(shù)中作為最大的時鐘數(shù)的最大時鐘數(shù)的步驟；
[0031]與所述源時鐘同步而生成使所述可變分頻時鐘延遲所述最大時鐘數(shù)的第I延遲時鐘，并將所述第I延遲時鐘供給于與所述第I延遲時鐘同步而工作的所述控制電路的步驟；
[0032]與所述源時鐘同步而生成使所述可變分頻時鐘分別延遲所述最大時鐘數(shù)的I個以上的第2延遲時鐘，并將所述I個以上的各第2延遲時鐘供給于與所述I個以上的各第2延遲時鐘同步而工作的所述I個以上的各功能模塊的步驟。
[0033]并且，本發(fā)明提供一種時鐘生成電路，在搭載I個以上的功能模塊、及控制所述I個以上的功能模塊的工作的控制電路的半導體芯片中，生成向所述控制電路及所述I個以上的各功能模塊供給的延遲時鐘，其特征在于，所述時鐘生成電路包括:
[0034]可變分頻電路，根據(jù)分頻比設(shè)定信號，生成將源時鐘進行分頻的可變分頻時鐘；
[0035]第I時鐘同步電路，與所述源時鐘同步而生成使所述可變分頻時鐘延遲了預(yù)先設(shè)定的