S管P43的源極接電源，PMOS管P43的漏極接NMOS管N42的源極，NMOS管N42的漏極接地。
[0081 ] NMOS管N22的源極接NMOS管N42的柵極、NMOS管N23的源極、PMOS管P40的柵極；NM0S管N32的源極接NMOS管N39的柵極、NMOS管N41的源極、PMOS管P43的柵極。
[0082]PMOS管P40的漏極接PMOS管P41的的柵極、NMOS管N24的柵極。
[0083]從級模塊中設(shè)置了第一從節(jié)點Q1NN、第二從節(jié)點D0WN1、第三從節(jié)點UP1、第四從節(jié)點UP2，四個從節(jié)點為單粒子敏感節(jié)點，四個從節(jié)點依次邏輯相鄰，依次相當(dāng)于圖2中的節(jié)點 a、b、C、do
[0084]從級模塊中包括四個清零端RN，分別通過PMOS管P57、P58和NMOS管N56、N57的柵極引出，具體的:
[0085]PMOS管P57的源極接電源，漏極接PMOS管P23的漏極。
[0086]PMOS管P58的源極接電源，漏極接PMOS管P32的漏極。
[0087]NMOS管N56的源極接NOMS管N24的漏極，漏極接地。
[0088]NMOS管N57的源極接NOMS管MO的漏極，漏極接地。
[0089]清零端RN的作用是把輸出置零，其好處是在電路上電時觸發(fā)器有一個固定的輸出信號，使電路處于一個穩(wěn)定的狀態(tài)，而不加清零端的觸發(fā)器在上電后易于出現(xiàn)不穩(wěn)定態(tài)，不利于系統(tǒng)工作，這種觸發(fā)器一般用于不考慮上電狀態(tài)的系統(tǒng)。
[0090]第三主節(jié)點DOWNMl接PMOS管P34的柵極、NMOS管N34的柵極，即第四三態(tài)反相器的輸入端。
[0091]第一主節(jié)點D0WNM4接PMOS管P21的柵極、NMOS管N21的柵極，即第五三態(tài)反相器的輸入端。
[0092]如圖8所示，輸出模塊:反相器168、169的輸入端接NMOS管N24的柵極(即從級信號輸出端Q1NN)，反相器172、173的輸入端接PMOS管P24的柵極(即從級信號輸出端UPl)，反相器169、173的輸出端為輸出模塊輸出端QN，反相器168的數(shù)據(jù)輸出端連接反相器170的輸入端，反相器172的輸出端連接反相器171的輸入端，反相器171、反相器170的輸出端為輸出模塊輸出端Q，反相器用于增強輸出信號的驅(qū)動能力。
[0093]本發(fā)明一實施例的帶清零端的D觸發(fā)器采用0.13um的CMOS工藝。延時濾波模塊抗SET的基本原理在于輸入端由兩路信號組成，假如外界給輸入端傳來一個瞬態(tài)脈沖信號，由于兩路信號不同，該脈沖無法傳到下一級電路中，使得電路的輸出仍然保持正確。主從級DICE鎖存器模塊抗SEU的基本原理在于其內(nèi)部存在4個相互耦合的存儲節(jié)點，假如由于某種原因其中一個存儲節(jié)點發(fā)生了翻轉(zhuǎn)，其余存儲節(jié)點便會將此錯誤翻轉(zhuǎn)的數(shù)據(jù)糾正過來，使得電路的輸出仍然保持正確。
[0094]上述任一實施例中的帶清零端的D觸發(fā)器，第一主節(jié)點D0WN4、第三主節(jié)點DOWNMl相同(即兩個節(jié)點存儲的信息相同)，第二主節(jié)點D0WN2、第四主節(jié)點UP3相同。第一從節(jié)點Q1NN、第二從節(jié)點D0WN1、第三從節(jié)點UP1、第四從節(jié)點UP2，四個從節(jié)點依次順序邏輯相鄰。第二從節(jié)點DOWNl和第四從節(jié)點UP2相同，第一從節(jié)點QlNN和第三從節(jié)點UPl相同。輸出端Q的存儲狀態(tài)受輸入端D和時鐘CK的控制。輸入端D有數(shù)據(jù)傳輸時，若有瞬態(tài)脈沖產(chǎn)生，由于節(jié)點A和B的數(shù)據(jù)不同，瞬態(tài)脈沖無法傳到延時濾波模塊輸出端D0WN3，避免了瞬態(tài)脈沖進入觸發(fā)器內(nèi)。
[0095]在主級模塊里，若第一主節(jié)點D0WN4信號發(fā)生單粒子翻轉(zhuǎn)，負(fù)脈沖時，第四主節(jié)點UP3可以將錯誤數(shù)據(jù)糾正并反饋到第一主節(jié)點D0WN4 ;正脈沖時，第二主節(jié)點D0WN2可以將錯誤數(shù)據(jù)糾正并反饋到第一主節(jié)點D0WN4，保持電路輸出結(jié)果正確，其他節(jié)點也是同樣的原理，清零端RN信號為O時，把輸出端置為0，為I時觸發(fā)器正常工作。
[0096]上述任一實施例的帶清零端的D觸發(fā)器的版圖中包括保護帶，保護帶包括PMOS管保護帶、NMOS管保護帶。PMOS管保護帶由P+有源構(gòu)成，NMOS管保護帶由N+有源構(gòu)成，敏感點間都有保護帶隔離，保護帶寬度為設(shè)計規(guī)則中的有源最小寬度0.28um。版圖設(shè)計規(guī)則是各工藝加工廠家根據(jù)自己工藝線的具體情況制定的，只要采用的是同一工藝，其版圖設(shè)計規(guī)則是一樣的，采用最小寬度主要是考慮到面積問題，即起到了抗閂鎖的作用又使版圖的面積不至于增加過大，符合集成電路微型化的要求，降低成本。
[0097]抗單粒子效應(yīng)的D觸發(fā)器的電路為CMOS電路，CMOS器件固有的pnpn四層結(jié)構(gòu)形成了一個寄生可控硅，在單粒子效應(yīng)下，P阱電阻或襯底電阻上的電壓降可能會使得寄生的縱向NPN或橫向PNP三極管導(dǎo)通，產(chǎn)生電流正反饋，最終導(dǎo)致兩個寄生三極管達(dá)到飽和，并維持飽和狀態(tài)，產(chǎn)生從電源到地的大電流通路，導(dǎo)致電路發(fā)生閂鎖。加入保護帶可以降低寄生晶體管的增益，并控制通到內(nèi)阱和襯底的電壓，使寄生晶體管無法達(dá)到飽和，即無法產(chǎn)生電路通路，起到了抗閂鎖的作用，也有助于降低電路中的SET脈沖寬度。此外，在進行器件擺放時，錯開相同電位的內(nèi)部存儲節(jié)點，避免被同一個入射粒子影響到。
[0098]在電路仿真中，通過將雙指數(shù)函數(shù)電流源接入敏感節(jié)點，可以模擬單粒子入射造成的瞬態(tài)效應(yīng)。敏感點處的電壓將被降到OV以下，或者推高至電源電壓以上，這是一種較壞情況的單粒子翻轉(zhuǎn)收集電荷模型。觸發(fā)器在單個數(shù)據(jù)存儲節(jié)點加入脈沖電流源模擬單粒子入射(單粒子翻轉(zhuǎn)閾值LET = 10MeV.cm2/mg)的仿真波形如圖9所示。
[0099]圖9所示為本發(fā)明一實施方式的帶清零端的D觸發(fā)器一個節(jié)點受單粒子轟擊的響應(yīng)波形圖，橫坐標(biāo)為時間軸，單位為ns，縱坐標(biāo)為電壓軸單位為V，圖中給出了 D觸發(fā)器在兩種輸入情況下。從圖中能夠明顯看到，某個敏感節(jié)點在受到單粒子轟擊后發(fā)生了翻轉(zhuǎn)，但干擾脈沖在經(jīng)過大約1.1ns后即被冗余結(jié)構(gòu)的反饋消除，原來的存儲狀態(tài)能及時恢復(fù)而不發(fā)生改變?？烧J(rèn)為電路的單個節(jié)點具有抗SEU的能力。
[0100]以上所述的僅是本發(fā)明的一些實施方式。對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明創(chuàng)造構(gòu)思的前提下，還可以做出若干變形和改進，這些都屬于發(fā)明的保護范圍。
【主權(quán)項】
1.一種帶清零端的D觸發(fā)器，包括時鐘模塊、延時濾波模塊、主從級DICE鎖存器模塊、輸出申吳塊，其中 所述主從級DICE鎖存器模塊根據(jù)從所述時鐘模塊輸出的時鐘信號，和通過所述延時濾波模塊接收的外部數(shù)據(jù)信號，向數(shù)據(jù)輸出模塊輸出相應(yīng)的數(shù)據(jù)信號； 所述主從級DICE鎖存器模塊包括主級模塊和從級模塊，所述主級模塊和從級模塊上設(shè)置有清零端。
2.根據(jù)權(quán)利要求1所述的帶清零端的D觸發(fā)器，其中，所述延時濾波模塊將接收的外部數(shù)據(jù)信號分成第一路信號和第二路信號；所述延時濾波模塊對第一路信號進行延時濾波處理，對第二路信號不做處理；當(dāng)經(jīng)延時濾波處理的第一路信號與未經(jīng)處理的第二路信號相同時，延時濾波模塊輸出數(shù)據(jù)；不同時，延時濾波模塊不輸出數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的帶清零端的D觸發(fā)器，其中，所述延時濾波模塊包括第一反相器、延時濾波通路、直通通路、第一三態(tài)反相器；所述第一反相器的信號輸入端為延時濾波模塊的信號輸入端，所述第一路信號經(jīng)延時濾波通路后進入所述第一三態(tài)反相器，所述第二路信號直接進入所述第一三態(tài)反相器。
4.根據(jù)權(quán)利要求3所述的帶清零端的D觸發(fā)器，其中 所述從級模塊包括第一至第四從節(jié)點，所述從節(jié)點為單粒子敏感節(jié)點，所述從節(jié)點依次邏輯相鄰； 所述主級模塊包括第一至第四主節(jié)點，所述主節(jié)點為單粒子敏感節(jié)點，所述主節(jié)點依次邏輯相鄰； 所述主節(jié)點和從節(jié)點物理上間隔排列。
5.根據(jù)權(quán)利要求4所述的帶清零端的D觸發(fā)器，其中，所述主級模塊上設(shè)置有四個清零端，所述從級模塊上設(shè)置有四個清零端。
6.根據(jù)權(quán)利要求5所述的帶清零端的D觸發(fā)器，還包括保護帶，所述保護帶包括PMOS管保護帶、NMOS管保護帶，所述PMOS管保護帶由P+有源構(gòu)成，所述NMOS管保護帶由N+有源構(gòu)成，相鄰的單粒子敏感節(jié)點之間都設(shè)置有保護帶。
7.根據(jù)權(quán)利要求1?6任一所述的帶清零端的D觸發(fā)器，其中，所述延時濾波通路包括反相器單元和濾波單元，所述反相器單元由偶數(shù)個反相器構(gòu)成。
8.根據(jù)權(quán)利要求7所述的帶清零端的D觸發(fā)器，其中，所述反相器單元的個數(shù)可變。
9.根據(jù)權(quán)利要求8所述的帶清零端的D觸發(fā)器，其中，所述保護帶的寬度采用版圖設(shè)計規(guī)則中的有源最小寬度。
10.根據(jù)權(quán)利要求9所述的帶清零端的D觸發(fā)器，其中，所述時鐘模塊輸出一對反相信號。
【專利摘要】一種帶清零端的D觸發(fā)器，包括時鐘模塊、延時濾波模塊、主從級DICE鎖存器模塊、輸出模塊；其中主從級DICE鎖存器模塊根據(jù)從時鐘模塊輸出的時鐘信號，和通過所述延時濾波模塊接收的外部數(shù)據(jù)信號，向數(shù)據(jù)輸出模塊輸出相應(yīng)的數(shù)據(jù)信號。主從級DICE鎖存器模塊設(shè)置有清零端；延時濾波模塊用于阻止單粒子效應(yīng)引起的瞬態(tài)脈沖進入到寄存器內(nèi)部；主從級DICE鎖存器模塊用于修正單粒子效應(yīng)引起的內(nèi)部節(jié)點發(fā)生翻轉(zhuǎn)；清零端用于把輸出端置零；延時濾波模塊起到抗SET的作用，主從級DICE鎖存器模塊避免內(nèi)部存儲節(jié)點發(fā)生翻轉(zhuǎn)，起到抗SEU的作用，在版圖設(shè)計時加入保護帶結(jié)構(gòu)，該結(jié)構(gòu)有效地抑制了SEL，也有助于降低電路中的SET脈沖寬度。
【IPC分類】H03K3-3562
【公開號】CN104821804
【申請?zhí)枴緾N201510278562
【發(fā)明人】陳智, 王爽
【申請人】中國電子科技集團公司第四十七研究所
【公開日】2015年8月5日
【申請日】2015年5月27日