適用于集成電路的輸出電路以及相關(guān)的控制方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明系關(guān)于集成電路的輸出電路，尤其是可以穩(wěn)定輸出共模信號的輸出電路以及相關(guān)的控制方法。
【背景技術(shù)】
[0002]電子產(chǎn)品之間的通訊，可以透過實體的傳輸線以及特殊通訊規(guī)格來達成。許多通訊規(guī)格采用了差動信號來通訊，其可以達到相當高的信號傳輸速度。對于高速通訊而言，傳輸線往往需要搭配有終端電阻，用來降低信號反射，以增加傳輸速度。舉例來說，終端電阻(terminator)可以設(shè)于一接收端集成電路中，連接在一接合墊與一電源線之間。
[0003]一般集成電路內(nèi)的電路架構(gòu)，依據(jù)功能，大致可以分成兩類:核心電路(corecircuit)以及輸出入電路(input and output circuit)。核心電路負責(zé)集成電路內(nèi)的信號處理或是轉(zhuǎn)換，輸出入電路則是作為集成電路與外界電子組件之間通訊的窗口或是橋梁。隨著半導(dǎo)體制程的演進以及對于運算速度的需求，核心電路所采用的核心電源電壓往往越來越低。但是，輸出入電路必須有足夠的驅(qū)動力以及跟外界電子組件匹配的要求，所以，輸出入電路所采用的輸出入電源電壓往往高于核心電源電壓不少。舉例來說，輸出入電源電壓可能維持在3.3V，而核心電源電壓則低到0.9V。而當核心電源電壓如此低到0.9V時，便發(fā)生了許多先前技術(shù)中所未知的問題，需要去克服或是解決。

【發(fā)明內(nèi)容】

[0004]實施例提供有一種適用于一集成電路的輸出電路。該輸出電路包含有一驅(qū)動器、一前驅(qū)動器、以及一緩沖電路。該驅(qū)動器電連接至該集成電路外的二輸出端以進行訊號輸出。該前驅(qū)動器用以控制該驅(qū)動器，包含串接的一負載以及一輸入晶體管。該負載與該輸入晶體管之間具有一接點用以控制該驅(qū)動器。該緩沖電路依據(jù)一內(nèi)部信號控制該負載以及該輸入晶體管。該緩沖電路在控制該輸入晶體管關(guān)閉之前，先降低該負載的一阻抗以改變該接點的電壓。
[0005]實施例另提供有一種適用于一集成電路的一輸出電路的控制方法。該輸出電路包含有信號串流的一前驅(qū)動器以及一驅(qū)動器。該驅(qū)動器用以電連接至該集成電路外的二輸出端以進行訊號輸出。該前驅(qū)動器包含有串接的一負載以及一輸入晶體管。該負載與該輸入晶體管之間具有一接點電連接至該驅(qū)動器。該控制方法包含有:依據(jù)一內(nèi)部信號，降低該負載的一阻抗；以及，于降低該負載的該阻抗后，依據(jù)該內(nèi)部信號，控制該輸入晶體管關(guān)閉。
[0006]實施例另提供一種適用于一集成電路的一輸出電路的控制方法。該輸出電路包含有一驅(qū)動器以及一前驅(qū)動器。該驅(qū)動器用以電連接至該集成電路外的二輸出端以進行訊號輸出。該前驅(qū)動器具有一非反向輸出以及一反向輸出。該控制方法包含有:依據(jù)一內(nèi)部信號，使該反向輸出的一電壓開始接近一電源線電壓后，使該非反向輸出的一電壓自該電源線電壓開始遠離；以及，依據(jù)該非反向輸出的該電壓以及該反向輸出的該電壓控制該驅(qū)動器。該反向輸出的該電壓開始接近該電源線電壓的一時間點，早于該非反向輸出的該電壓自該電源線電壓開始遠離的一時間點。
【附圖說明】
[0007]圖1顯示一發(fā)射端集成電路與一接收端集成電路。
[0008]圖2顯示圖1中發(fā)射端集成電路的一些信號波形。
[0009]圖3顯示依據(jù)本發(fā)明的一實施例的輸出電路。
[0010]圖4顯示圖3中的一些信號波形以及時序關(guān)系。
[0011]圖5顯示圖3中緩沖電路的另一實施例。
[0012]圖6顯示圖3中前驅(qū)動器的另一實施例。
[0013]圖7顯示依據(jù)本發(fā)明的另一實施例中的輸出電路。
【具體實施方式】
[0014]圖1顯示一發(fā)射端集成電路內(nèi)的輸出電路100透過傳輸線106N與106P，電連接至一接收端集成電路180。輸出電路100有緩沖電路108、前驅(qū)動器(pre-driver) 102、以及電流模式驅(qū)動器(current-mode driver) 104。電流模式驅(qū)動器104透過發(fā)射端集成電路之外的傳輸線106N與106P，電連接到接收端集成電路180中的兩個終端電阻Rdln與Rdlp，而終端電阻Rdln與Rdlp電連接到接收端集成電路180中的輸出入電源線V10-RX，其為3.3V。
[0015]緩沖電路108依據(jù)在內(nèi)部端S-1nternal上的內(nèi)部信號Vs_intemal,在非反向端S_non與反向端S-1nv上產(chǎn)生邏輯值大致相反的非反向信號Vs__與反向信號Vs_inv。在此說明書，不用于限制本發(fā)明的例子中，邏輯I表示一相對高電壓，與邏輯I相反的邏輯O表示一相對低電壓。
[0016]前驅(qū)動器102具有兩個NMOS晶體管Nnpr以及Nipr、兩個負載電阻Rpln與Rplp、以及電流源It-pr。NMOS晶體管Nnpr、負載電阻Rpln以及電流源It_pr串接于核心電源線VCOre(0.9V)與接地線(OV)之間。類似的，NMOS晶體管Nipr、負載電阻Rplp以及電流源It-pr串接于核心電源線Vcore與接地線之間。NMOS晶體管Nnpr與負載電阻Rpln之間的連接點ND-，電連接以控制電流模式驅(qū)動器104中的NMOS晶體管Nndr ；NM0S晶體管Nipr與負載電阻Rplp之間的連接點ND+，電連接以控制電流模式驅(qū)動器104中的NMOS晶體管Nidr。簡單的說,NMOS晶體管Nnpr以及Nipr可以切換電流源It-pr的電流It,流經(jīng)負載電阻Rpln或是Rplp，藉此決定連接點ND-與ND+上的信號VND_與VND+。所以，非反向信號Vs-_與反向信號Vs_inv可以視為二電流切換信號。連接點ND-與ND+可以分別視為前驅(qū)動器102的反向輸出以及非反向輸出。
[0017]電流模式驅(qū)動器104中的NMOS晶體管Nndr與Nidr，一同電連接到電流源It_dr。類似的，NMOS晶體管Nndr與Nidr可以切換電流源It_dr的電流It_d,流經(jīng)終端電阻Rdln或Rdlp，藉此決定輸出端NO-與NO+上的輸出信號VNQ_與VNQ+。
[0018]圖2顯示圖1中的一些信號波形。隨著非反向信號Vs__與反向信號Vs_inv在時間點tl改變了其電壓值，也就是改變了其邏輯值，前驅(qū)動器102中的信號V.與Vnd+開始改變其電壓值。這樣的改變直到時間點t4才完成。在時間點t2到t3之間的時段中，信號Vnd-與Vnd+交越。在圖2中，信號V.與Vnd+交越于交越電壓VND.SS。為了有足夠的信號擺幅(signal swing),信號Vm_與Vnd+的最低電壓值VND_MIN會盡可能的偏低。可預(yù)期的，越低的最低電壓值νΜΝ，越低的交越電壓Vni^kbs。
[0019]請注意，電流模式驅(qū)動器104中的電流源It-dr需要有足夠的跨壓VDKQP，來維持電流It-to為所預(yù)期的一個定值。但是，如同圖2所示，在時間點t2到t3之間的時段內(nèi)，因為信號V.與Vnd+同時偏低，所以跨壓Vdot不足，導(dǎo)致電流It_to不幸地變小，不再是所預(yù)設(shè)的一個定值。
[0020]不穩(wěn)定的電流It_dr,會惡化電磁波干擾(electromagnetic interference,EMI)。在圖2中，輸出共模信號Vcm表示輸出信號V.與VN()+的平均值。當終端電阻Rdln與Rdlp的電阻值都是Rum的固定值時，圖1中的輸出共模信號Vai的電壓大約會是(3.3 - 0.5*It_dr*RL0AD)伏特。當電流It_t為一定值時，可以推算出輸出共模信號Vcm大約也會是一個定電壓。但是，當電流It_d,變小，輸出共模信號^就會增加，如同圖2所示。而不穩(wěn)定的輸出共模信號Vcm,會制造出較大的電磁波干擾。換言之,信號VND_與Vnd+同時偏低，也就是交越電壓偏低，將可能導(dǎo)致不良的電磁波干擾。
[0021]圖3顯示依據(jù)本發(fā)明所實施的一輸出電路200。在一實施例中，輸出電路200取代圖1中的輸出電路100。盡管圖3沒有顯示，在實施例中，輸出電路200可以透過圖1中的傳輸線106N與106P，電連接到接收端集成電路180。為了解說上的方便，圖3中有許多符號與圖1中的符號一樣，其所代表的組件、材料、或是物質(zhì)，為功能上一樣或是類似，所以可能不再重述。但本發(fā)明不限于此，相同符號的組件，在不同實施例中，可能用不同的電路、材料、或是架構(gòu)來實施。
[0022]在圖3中，緩沖電路208提供信號給前驅(qū)動器202，前驅(qū)動器202提供信號給電流模式驅(qū)動器104。所以緩沖電路208、前驅(qū)動器202、以及電流模式驅(qū)動器104形成一信號串流(cascode)架構(gòu)。
[0023]相較于圖1中的前驅(qū)動器102，圖3中的前驅(qū)動器202多了 PMOS晶體管Ppln以及Pplp。并聯(lián)的PMOS晶體管Ppln與負載電阻Rpln構(gòu)成了一個負載Ln ;并聯(lián)的PMOS晶體管Pplp與負載電阻Rplp構(gòu)成了另一個負載Lp。PMOS晶體管Ppln與Pplp分別有控制端S-CHG+以及S-CHG-，其上分別有負載控制信號Vs,+以及1.。
[0024]相較于圖1中的緩沖電路108，圖3中的緩沖電路208額外地電連接到控制端S-CHG+以及S-CHG-。從緩沖電路208的電路連接可知，負載控制信號Vs,+與都是內(nèi)部2而S-1nternal上的內(nèi)部彳目號Vs_intemal經(jīng)延遲所廣生，只是負載控制信號^Vaie+與VS-CHG_的邏輯值相反。換言之，當負載控制信號Vpaie+位于邏輯I的一高電壓時，負載控制信號Vs-aff1-將位于邏輯O的一低電壓。類似的，非反向信號Vs__與反向信號Vs_inv分別是負載控制信號Vwi與Vs-1+經(jīng)延遲所產(chǎn)生，因此非反向信號vs__與反向信號Vs_inv的邏輯值相反。
[0025]圖4顯示圖3中的一些信號波形以及時序關(guān)系。在圖4中，內(nèi)部信號Vs_intOTnal到負載控制信號AVrae+與之間的信號延遲時間，大約都是Td1 ;負載控制信號Vs,-或Vs.至緋反向信號Vs__或反向信號Vs_inv之間的信號延遲時間，大約都是Td2?？赏浦?，內(nèi)部信號vs_intemal到非反向信號vs__或反向信號Vs_inv之間的信號延遲時間,大約會是TdJTd2O
[0026]在時間點t0之前,非反向信號Vs__與反向信號Vs_inv分別位于一低電壓(邏輯O)與一高電壓(邏輯I)，所以幾乎全部的電流Itf都會流經(jīng)NMOS晶體管Nipr，因此信號V.在一低電壓，而信號VND_在一高電壓,如同圖4所不。
[0027]如同圖4所不,于時間點tO