模數轉換器的制造方法
【專利說明】模數轉換器 【技術領域】
[0001]本發(fā)明設及模擬電路技術領域，特別設及一種模數轉換器。 【【背景技術】】
[000引 逐次逼近寄存器模數轉換器（Successive-ApproximationRegister Analog-to-DigitalConverter，!^下簡稱為SARADC)是一種低功率且高精度的模數轉換 器（Analog-to-DigitalConverter,W下簡稱為ADC)，其可將模擬信號轉換為對應的數字 表示。ADC可W被用于多種類型的應用，例如但不限于：音頻應用、視頻應用、無線電應用、 W及信號處理應用。
[0003] 如果需要進行高精度且準確的模數轉換，可能會導致非預期的電路面積大及功耗 大的問題，由此，需要提供一種能校正及降噪的SARADC。 【
【發(fā)明內容】
】
[0004] 有鑒于此，本發(fā)明提供了一種模數轉換器。
[0005] 根據本發(fā)明的第一方面，提供一種模數轉換器，所述模數轉換器包括；第一電容性 數模轉換器，包括n位，將所述n位中的第k位連接至第一參考電壓W提供第一模擬信號， 利用次有效于所述第k位的第0位到第化-1)位將所述第一模擬信號轉換為第一數字碼， 將所述n位中的所述第k位連接至第二參考電壓W提供第二模擬信號，并利用次有效于所 述第k位的所述第0位到所述第化-1)位將所述第二模擬信號轉換為第二數字碼，其中，k 是范圍為1到n的整數；W及控制電路，根據所述第一數字碼W及所述第二數字碼估算所述 第k位的權重。
[0006] 根據本發(fā)明的第二方面，提供一種模數轉換器，所述模數轉換器包括；第一電容性 數模轉換器，包括n位，將所述n位中的第k位連接至第一參考電壓W提供第一模擬信號， 將第一小信號噪聲加入到所述第一模擬信號，并利用次有效于所述第k位的所述第0位到 所述第化-1)位將已加入所述第一小信號噪聲的第一模擬信號轉換為第一數字碼，其中，k 是范圍為1到n的整數；W及控制電路，根據所述第一數字碼估算所述第k位的權重。
[0007] 根據本發(fā)明的第=方面，提供一種模數轉換器，所述模數轉換器接收模擬輸入信 號W及輸出數字輸出數據，其包括；時鐘產生器，產生包括采樣周期W及轉換周期的采樣時 鐘；取樣保持電路，于第一采樣周期對所述模擬輸入信號作采樣W產生第一取樣值，并于后 續(xù)第二采樣周期對所述模擬輸入信號作采樣W產生第二取樣值；存儲電路，于所述后續(xù)第 二采樣周期保持所述第一取樣值；電容性數模轉換器W及比較器，于第一轉換周期將所述 第一取樣值轉換為第一n位數字碼，并于后續(xù)第二采樣周期對所述第一取樣值執(zhí)行模數轉 換，W多次恢復n位數字碼的第k位；W及控制電路，根據所述第一數字碼的第k位W及所 述已恢復的n位數字碼的第k位來確定所述數字輸出數據的第k位。
[000引本發(fā)明提供的模數轉換器，能夠實現(xiàn)高精度的模數轉換。 【【附圖說明】】
[0009] 圖1為根據本發(fā)明實施例的SARADC的方框圖。
[0010] 圖2為根據本發(fā)明實施例的SARADC的電路原理圖。
[0011] 圖3為根據本發(fā)明實施例當SARADC的輸出Dout閒為二進制"1"W及二進制 "0"時，輸出數字碼Dout巧；0]的線圖。
[001引圖4A為根據本發(fā)明實施例的14位冗余的SARADC的電路原理圖。
[0013] 圖4B為根據本發(fā)明實施例的圖4中所示的甜CDAC中CDAC位的冗余表格。
[0014] 圖5為根據本發(fā)明實施例的冗余的SAR ADC的輸入及輸出的線圖。
[0015] 圖6為根據本發(fā)明實施例的用于具有額外的量化位的SAR ADC的校正過程的示意 圖。
[0016] 圖7為根據本發(fā)明的實施例利用小信號噪聲S[n]的SAR ADC的校正過程的示意 圖。
[0017] 圖8為根據本發(fā)明的另一實施例所述的SARADC中SHCDAC的電路原理圖。
[00化]圖9為根據本發(fā)明的另一實施例的SARADC中甜CDAC的電路原理圖。
[0019] 圖10為根據本發(fā)明一實施例的用于降噪過程的采樣時鐘CKsampW及比較時鐘 CKcomp的信號圖表。 【【具體實施方式】】
[0020] 下面的描述是實施本發(fā)明的較佳預期模式。該種描述是為了說明本發(fā)明的一般原 理的目的，而不應被理解成具有限制性的意義。本發(fā)明的范圍由所附的權利要求書來決定。 [002U 本發(fā)明的實施例與SARADC的校正及降噪有關。SARADC的名稱是源自于；模擬 輸入信號被取樣后是利用二分捜索算法化inary search algorithm)連續(xù)地與多個參考電 平進行比較。
[002引 圖1為根據本發(fā)明一實施例的SARADC1的方框圖。SARADC1包括；取 樣保持電路W及電容性數模轉換器（sample-and-holdcircuitandcapacitive 山徑；[131-1：0-3]131〇肖-(3〇]1￥61'161'，!^下簡稱為甜〔04〇12、比較器14、541?控制電路16、!^ 及時鐘產生器18。SARADC1接收差分輸入信號Vip/Vin并輸出數字碼Dout[n;0]，其中， 輸出數字碼Dout[n;0]中的位化it)n為最高有效位（mostsi即ificantbit，W下簡稱為 MSB) 〇
[002引于SARADC1中，SHCDAC12對模擬輸入信號Vip/Vin進行取樣，比較器14利用 二分捜索算法將取樣后的模擬輸入信號連續(xù)地與多個參考電平進行比較W產生比較結果 序列，并將該比較結果序列發(fā)送至SAR控制電路16。SAR控制電路16包括SAR160W及控 制電路162,其中，SAR160儲存比較結果序列，并在完成模數轉換后將該比較結果序列作 為數字碼Dout[n;0]輸出，控制電路162控制甜CDAC12的正常操作及校正。
[0024] 時鐘產生器18是同步時鐘產生器，其產生包括采樣時鐘CKsampW及比較時鐘 CKcomp在內的同步時鐘信號。時鐘產生器18為甜CDAC12、比較器14、SAR控制電路16 提供采樣時鐘CKsampW及比較時鐘CKcompW操作SARADC1。SARADC1根據采樣時鐘 CKsamp交替地操作于采樣階段PsampW及轉換階段化onv。具體來說；于采樣階段Psamp， SARADC1根據比較時鐘CKcomp對模擬輸入信號進行取樣。于轉換階段化onv，SARADC1 產生參考電壓電平，并根據比較時鐘CKcomp將取樣的模擬輸入信號轉換為參考電壓電平。 圖10為根據本發(fā)明的另一實施例的SARADC的信號波形示意圖。圖10顯示了采樣時鐘 CKsampW及比較時鐘CKcomp的波形。
[0025] 使用二分捜索算法轉換序列的具體描述如下。每個轉換周期包括一個采樣相位W 及一個比較相位。在轉換序列的開始，SHCDAC12的所有位都被復位為二進制"0"。
[0026] 在第一個采樣相位，SAR控制電路16將甜CDAC12的MSB切換為二進制"1"，將 其他次有效于MSBQesssi即ificantthantheMSB)的位設置為二進制"0"，使得甜CDAC 12輸出的參考電壓電平等于甜CDAC12量程（化11-scalerange)的一半。于比較相位， 比較器14將輸入信號Vip與Vin的差值（Vip-Vin)與參考電壓電平做比較，W產生一個比 較結果。如果輸入信號Vip與Vin的差值（Vip-Vin)大于參考電壓電平，則將比較器的輸 出設置為二進制"1"且存儲于SAR160的MSB中，否則，將比較器14的輸出設置為二進制 "0"且存儲于SAR160的MSB中。
[0027] 在下一個采樣相位，將甜CDAC12的MSBW及第二MSB設置為二進制"1"，將其它 沒有第二MSB有效的位設置為二進制"0"，至此，甜CDAC12輸出的參考電壓電平等于甜 CDAC12量程的一半加上量程的四分之一。如果輸入信號Vip與Vin的差值（Vip-Vin)大 于參考電壓電平，則將SAR160的第二MSB設置為二進制"1"，否則，將SAR160的第二MSB 設置為二進制"0"。
[002引在下一個采樣相位，SHCDAC12將下一個二進制權重電壓增加到先前的參考電壓 電平上W作為當前的參考電壓電平。當輸入信號Vip與Vin的差值（Vip-Vin)大于甜CDAC 12輸出的參考電壓電平時，比較器14將SAR160對應的SAR位設置為二進制"1"，當輸入 信號Vip與Vin的差值（Vip-Vin)小于參考電壓電平時，比較器14將SAR160對應的SAR 位設置為二進制"0"。逐次逼近（successiveapproximation)會一直持續(xù)到所有的位都被 測試，且得到最接近的近似值為止。結果是，SAR控制電路16輸出的數字碼Dout[n;0]是 被設置為二進制"1"還是二進制"0"是取決于甜CDAC12的輸出與輸入信號Vip與Vin 的差值（Vip-Vin)的比較結果。
[0029] 因此，SHCDAC12是產生參考電壓電平W將輸入信號Vip與Vin的差值（Vip-Vin) 準確地轉換為數字輸出碼Dout[n;0]的關鍵模塊。由于甜CDAC12通常是由包含有大量 二進制權重電容器化inary-wei曲tedcapacitor)的電容器組來實現(xiàn)，即，每個電容性數模 轉換器（capacitivedigital-t〇-analog-conve;rte;r，W下簡稱為CDAC)電容器的電