一種反相器電路和輸入信號(hào)取反的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電子電路的技術(shù)領(lǐng)域，特別是涉及一種反相器電路和一種輸入信號(hào)取反的方法。
【背景技術(shù)】
[0002]在電子線路的設(shè)計(jì)中，經(jīng)常要用到反相器。反相器是可以將輸入信號(hào)的相位取反，也即是可以將輸入信號(hào)的相位反轉(zhuǎn)180度。反相器通常應(yīng)用在模擬電路中，比如說(shuō)音頻放大，時(shí)鐘振蕩器等等。
[0003]傳統(tǒng)的反相器架構(gòu)功耗大，而且受電源電壓的噪聲影響。參照?qǐng)D1所示的一種傳統(tǒng)反相器的結(jié)構(gòu)示意圖，該反相器由一個(gè)PMOS管MP和一個(gè)NMOS管麗組成。在傳統(tǒng)的反相器工作時(shí)，可以看成是電源電壓直接通過(guò)一顆等效于電阻的PMOS管MP對(duì)負(fù)載輸出端OUT的電容C進(jìn)行充電，因此功耗很大；同時(shí)，電源電壓的噪聲直接透過(guò)這顆等效電阻的PMOS管MP直接傳送到輸出端0UT，故而影響了反相器的性能。
[0004]因此，目前需要本領(lǐng)域技術(shù)人員迫切解決的一個(gè)技術(shù)問(wèn)題就是:提出一種反相器電路，用以在負(fù)載電容比較大、需要電源電壓域改變、同時(shí)閃存要求讀取速度比較快的應(yīng)用場(chǎng)合下，快速的實(shí)現(xiàn)翻轉(zhuǎn)。

【發(fā)明內(nèi)容】

[0005]鑒于上述問(wèn)題，提出了本發(fā)明實(shí)施例以便提供一種克服上述問(wèn)題或者至少部分地解決上述問(wèn)題的一種反相器電路和相應(yīng)的一種輸入信號(hào)取反的方法。
[0006]為了解決上述問(wèn)題，本發(fā)明實(shí)施例公開(kāi)了一種反相器電路，包括:
[0007]時(shí)鐘模塊，用于接收輸入信號(hào)IN和時(shí)鐘信號(hào)CLK，并依據(jù)所述輸入信號(hào)IN和時(shí)鐘信號(hào)CLK生成延時(shí)信號(hào)IND和延時(shí)復(fù)制信號(hào)INDD ；
[0008]偏置模塊，用于接收帶隙基準(zhǔn)電壓VBG，并依據(jù)所述基準(zhǔn)電壓VBG輸出限制電壓VP ；
[0009]反相模塊，用于接收電源電壓VHV和輸入信號(hào)IN，依據(jù)所述限制電壓VP控制所述電源電壓VHV，以及依據(jù)所述電源電壓VHV，延時(shí)復(fù)制信號(hào)INDD和延時(shí)信號(hào)IND進(jìn)行分段式充電，并在充電完成時(shí)輸出所述輸入信號(hào)IN對(duì)應(yīng)的反相輸出信號(hào)OUT。
[0010]優(yōu)選地，所述時(shí)鐘模塊包括第一邊沿D觸發(fā)器和第二邊沿D觸發(fā)器，所述第一邊沿D觸發(fā)器的第一信號(hào)輸入端Dl連接輸入信號(hào)IN，所述第一邊沿D觸發(fā)器的第一信號(hào)輸出端Ql連接所述第二邊沿D觸發(fā)器的第二信號(hào)輸入端D2，所述第一邊沿D觸發(fā)器的第一時(shí)鐘輸入端Cl和所述第二邊沿D觸發(fā)器的第二時(shí)鐘輸入端C2連接時(shí)鐘信號(hào)CLK ；
[0011]當(dāng)所述時(shí)鐘信號(hào)CLK的邊沿發(fā)生變化時(shí)，在所述第一邊沿D觸發(fā)器的第一信號(hào)輸出端Ql根據(jù)所述輸入信號(hào)IN輸出延時(shí)信號(hào)IND，以及在所述第二邊沿D觸發(fā)器的第二輸出端Q2根據(jù)所述延時(shí)信號(hào)IND輸出相差一個(gè)時(shí)鐘信號(hào)CLK的時(shí)鐘周期的延時(shí)復(fù)制信號(hào)INDD。
[0012]優(yōu)選地，所述偏置模塊包括第一 PMOS管MPl和第一 NMOS管MNl，所述第一 PMOS管MPl的源極連接電源電壓VHV，所述第一 PMOS管MPl的柵極連接所述第一 PMOS管MPl的漏極和所述第一 NMOS管麗I的源極，所述第一 NMOS管麗I的柵極連接帶隙基準(zhǔn)電壓VBG，所述第一 NMOS管麗I的源極連接電阻RO ;所述電阻RO接地；
[0013]所述帶隙基準(zhǔn)電壓VBG通過(guò)所述電阻RO生成偏置電壓，并依據(jù)所述偏置電壓和所述電源電壓VHV在作為輸出端的所述第一 PMOS管MPl的漏極和所述第一 NMOS管MNl的漏極處輸出限制電壓VP。
[0014]優(yōu)選地，所述反相模塊包括第一非門，第二非門，第一與非門，第二與非門，第三與非門，第一電平轉(zhuǎn)換器Level Shiftl，第二電平轉(zhuǎn)換器Level Shift2，第三電平轉(zhuǎn)換器Level Shift3，第二 PMOS 管 MP2，第三 PMOS 管 MP3，第二 NMOS 管 MN2，第三 NMOS 管 MN3 以及負(fù)載等效電容C ;
[0015]所述偏置模塊連接所述第二 PMOS管MP2的柵極，所述第二 PMOS管MP2的源極連接電源電壓VHV，所述第二 PMOS管MP2的漏極連接第三PMOS管MP3的源極；
[0016]所述第一非門的輸入端連接延時(shí)復(fù)制信號(hào)INDD，所述第一與非門的輸入端連接所述第一非門的輸出端和延時(shí)信號(hào)IND，所述第一與非門的輸出端連接所述第一電平轉(zhuǎn)換器Level Shiftl的輸入端，所述第一電平轉(zhuǎn)換器Level Shiftl的輸出端連接所述第二非門的輸入端，所述第二非門的輸出端連接所述第二 NMOS管麗2的柵極，所述第二 NMOS管麗2的源極連接電源電壓VHV，所述第二 NMOS管MN2的漏極連接所述第三PMOS管MP3的漏極，所述第三NMOS管MN3的源極和所述負(fù)載等效電容C，所述第三NMOS管MN3的漏極和所述負(fù)載等效電容C接地；
[0017]所述第二與非門的輸入端連接所述輸入信號(hào)IN和延時(shí)復(fù)制信號(hào)INDD，所述第二與非門的輸出端連接所述第二電平轉(zhuǎn)換器Level Shift2的輸入端，所述第二電平轉(zhuǎn)換器Level Shift2的輸出端連接所述第三PMOS管MP3的柵極；
[0018]所述第三與非門的輸入端連接所述輸入信號(hào)IN和延時(shí)信號(hào)IND，所述第三與非門的輸出端連接所述第三電平轉(zhuǎn)換器Level Shift3的輸入端，所述第三電平轉(zhuǎn)換器LevelShift3的輸出端連接所述第三NMOS管麗3的柵極；
[0019]若所述輸入信號(hào)IN為低電平，則按照所述相差一個(gè)時(shí)鐘信號(hào)CLK的時(shí)鐘周期的延時(shí)信號(hào)IND和延時(shí)復(fù)制信號(hào)INDD在導(dǎo)通所述第二 NMOS管麗2時(shí)，給所述負(fù)載等效電容C進(jìn)行第一次充電；在截止所述第二 NMOS管MN2，所述導(dǎo)通第三PMOS管MP3，所述截止第三NMOS管麗3時(shí)，給所述負(fù)載等效電容C進(jìn)行第二次充電；
[0020]當(dāng)所述負(fù)載等效電容C充電完成時(shí)，在作為輸出端的所述第三PMOS管MP3的漏極和所述第三NMOS管麗3的源極處輸出所述輸入信號(hào)IN對(duì)應(yīng)的高電平輸出信號(hào)0UT1。
[0021]優(yōu)選地，若所述輸入信號(hào)IN為高電平，則按照所述相差一個(gè)時(shí)鐘信號(hào)CLK的時(shí)鐘周期的延時(shí)信號(hào)IND和延時(shí)復(fù)制信號(hào)INDD在導(dǎo)通所述第三NMOS管麗3，所述截止第三PMOS管MP3時(shí)，給所述負(fù)載等效電容C進(jìn)行放電；
[0022]當(dāng)所述負(fù)載等效電容C放電完成時(shí)，在作為輸出端的所述第三PMOS管MP3的漏極和所述第三NMOS管麗3的源極處輸出所述輸入信號(hào)IN對(duì)應(yīng)的低電平輸出信號(hào)0UT2。
[0023]本發(fā)明實(shí)施例還公開(kāi)了一種輸入信號(hào)取反的方法，包括:
[0024]接收輸入信號(hào)IN和時(shí)鐘信號(hào)CLK，并依據(jù)所述輸入信號(hào)IN和時(shí)鐘信號(hào)CLK生成延時(shí)信號(hào)IND和延時(shí)復(fù)制信號(hào)INDD ；
[0025]接收帶隙基準(zhǔn)電壓VBG，并依據(jù)所述基準(zhǔn)電壓VBG輸出限制電壓VP ；
[0026]接收電源電壓VHV和輸入信號(hào)IN，依據(jù)所述限制電壓VP控制所述電源電壓VHV，以及依據(jù)所述電源電壓VHV，延時(shí)復(fù)制信號(hào)INDD和延時(shí)信號(hào)IND進(jìn)行分段式充電，并在充電完成時(shí)輸出所述輸入信號(hào)IN對(duì)應(yīng)的反相輸出信號(hào)OUT。
[0027]優(yōu)選地，所述接收輸入信號(hào)IN和時(shí)鐘信號(hào)CLK，并依據(jù)所述輸入信號(hào)IN和時(shí)鐘信號(hào)CLK生成延時(shí)信號(hào)IND和延時(shí)復(fù)制信號(hào)INDD的步驟為:
[0028]當(dāng)所述時(shí)鐘信號(hào)CLK的邊沿發(fā)生變化時(shí)，根據(jù)所述輸入信號(hào)IN輸出延時(shí)信號(hào)