一種基于dice和tmr的抗輻射觸發(fā)器電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種抗輻射觸發(fā)器，特別是一種基于DICE和TMR的抗輻射觸發(fā)器電路。
【背景技術(shù)】
[0002]傳統(tǒng)的經(jīng)過MOS管級(jí)的測試和驗(yàn)證，傳統(tǒng)的純DICE或純TMR方式的抗輻射加固的觸發(fā)器的抗輻射指標(biāo)不能滿足需求，尤其在深亞微米工藝下，會(huì)存在如下問題:
[0003]采用純DICE電路結(jié)構(gòu)的觸發(fā)器，雖然對(duì)存儲(chǔ)節(jié)點(diǎn)具有單粒子抑制效果，可以增加單粒子翻轉(zhuǎn)的臨界電荷量，但是由于存儲(chǔ)的電平受鎖存窗口的影響較大，受單粒子效應(yīng)的影響該路的鎖存值可能會(huì)出現(xiàn)翻轉(zhuǎn)，尤其對(duì)于深壓微米工藝，高的時(shí)鐘頻率和窄的鎖存窗口寬度使得單粒子翻轉(zhuǎn)容易被鎖存住并向下一級(jí)傳播。
[0004]采用純TMR電路結(jié)構(gòu)的觸發(fā)器，雖然可以抑制一路的瞬時(shí)脈沖導(dǎo)致的電平被錯(cuò)誤鎖存并避免一路的翻轉(zhuǎn)向下一級(jí)傳播，但是其存儲(chǔ)節(jié)點(diǎn)缺乏抗SEU能力，當(dāng)單粒子注入能量較大時(shí)容易被打翻從而使得其內(nèi)部保存的數(shù)據(jù)發(fā)生錯(cuò)誤。

【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的技術(shù)問題是:針對(duì)傳統(tǒng)的純DICE結(jié)構(gòu)觸發(fā)器和純TMR結(jié)構(gòu)觸發(fā)器不能兼顧敏感節(jié)點(diǎn)的單粒子免疫能力和對(duì)瞬時(shí)脈沖(SET)的影響消除能力的缺點(diǎn)，提出一種基于混合的DICE和TMR的抗輻射觸發(fā)器電路，有效地利提升了觸發(fā)器的抗輻射能力。
[0006]本發(fā)明的技術(shù)解決方案是:一種基于DICE和TMR的抗輻射觸發(fā)器電路，包括時(shí)鐘生成模塊、數(shù)據(jù)濾波模塊、第一主DICE加固模塊、第二主DICE加固模塊、第三主DICE加固模塊、第一從DICE加固模塊、第二從DICE加固模塊、第三從DICE加固模塊、第一 C單元模塊、第二 C單元模塊、第三C單元模塊和選舉模塊，其中:
[0007]時(shí)鐘生成模塊，包括三條反相器鏈，其中，第一條反相器鏈包含兩級(jí)反相器，第二條反相器鏈包含四級(jí)反相器，第三條反相器鏈包含六級(jí)反相器；
[0008]第一條第一級(jí)反相器接收外界輸入的CK時(shí)鐘信號(hào)，輸出信號(hào)nclkl送至第一條第二級(jí)反相器、第一主DICE加固模塊、第一從DICE加固模塊、第三主DICE加固模塊及第三從DICE加固模塊，第一條第二級(jí)反相器根據(jù)信號(hào)nclkl輸出bclkl信號(hào)，并送至第一主DICE加固模塊、第一從DICE加固模塊、第三主DICE加固模塊及第三從DICE加固模塊；
[0009]第二條第一級(jí)反相器接收外界輸入的CK時(shí)鐘信號(hào)，輸出信號(hào)ckl送至第二條第二級(jí)反相器，第二條第二級(jí)反相器根據(jù)ckl輸出ck2送至第二條第三級(jí)反相器，第二條第三級(jí)反相器根據(jù)ck2輸出nclk2送至第二條第四級(jí)反相器、第一主DICE加固模塊、第一從DICE加固模塊、第二主DICE加固模塊及第二從DICE加固模塊，第二條第四級(jí)反相器根據(jù)nclk2輸出bclk2信號(hào)，送至第一主DICE加固模塊、第一從DICE加固模塊、第二主DICE加固模塊及第二從DICE加固模塊；
[0010]第三條第一級(jí)反相器接收外界輸入的CK時(shí)鐘信號(hào)，輸出信號(hào)ck3送至第三條第二級(jí)反相器，第三條第二級(jí)反相器根據(jù)ck3輸出ck4送至第三條第三級(jí)反相器，第三條第三級(jí)反相器根據(jù)ck4輸出ck5送至第三條第四級(jí)反相器，第三條第四級(jí)反相器根據(jù)ck5輸出ck6送至第三條第五級(jí)反相，第三條第五級(jí)反相器根據(jù)ck6輸出nclk3送至第三條第六級(jí)反相器、第二主DICE加固模塊、第二從DICE加固模塊、第三主DICE加固模塊及第三從DICE加固模塊，第三條第六級(jí)反相器根據(jù)nclk3輸出bclk3信號(hào)，送至第二主DICE加固模塊、第二從DICE加固模塊、第三主DICE加固模塊及第三從DICE加固模塊，所述的反相器為PMOS管和NMOS管并聯(lián)組成的電路結(jié)構(gòu)；
[0011]數(shù)據(jù)濾波模塊，包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器和四輸入反相器；第一反相器接收外部輸入的數(shù)據(jù)信號(hào)D，輸出信號(hào)DMl給第二反相器，第二反相器根據(jù)DMl產(chǎn)生DM2送至第三反相器，第三反相器根據(jù)DM2產(chǎn)生DM3送至第四反相器，第四反相器根據(jù)DM3產(chǎn)生DM4送至第五反相器及四輸入反相器，第五反相器根據(jù)DM4產(chǎn)生DM5送至第六反相器，第六反相器根據(jù)DM5產(chǎn)生輸出數(shù)據(jù)信號(hào)D2送至第一主DICE模塊、第二主DICE模塊及第三主DICE模塊，四輸入反相器根據(jù)數(shù)據(jù)信號(hào)D和DM4產(chǎn)生DM6信號(hào)送至第七反相器，第七反相器根據(jù)DM6產(chǎn)生Dl分別送至第一主DICE模塊、第二主DICE模塊、第三主DICE模塊；所述的四輸入反相器包含第一 PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管，第一 PMOS管的源端接電源，襯底接電源，柵端接數(shù)據(jù)信號(hào)D，漏端與第二 PMOS管的源端相連，第二 PMOS管的柵端接DM4，襯底接電源，漏端輸出DM6至第七反相器，并與第一 NMOS管的源端連接，第一 NMOS管的柵端連接DM4，襯底接地，漏端連接第二 NMOS管的源端，第二 NMOS管的柵端連接數(shù)據(jù)信號(hào)D，襯底及漏端連接地；
[0012]第一主DICE加固模塊，根據(jù)nclkl、bclkl、nclk2、bclk2、Dl和D2產(chǎn)生兩路信號(hào)Mll和M12，送至第一從DICE加固模塊；
[0013]第二主DICE加固模塊，根據(jù)nclk2、bclk2、nclk3、bclk3、Dl和D2產(chǎn)生兩路信號(hào)M21和M22，送至第二從DICE加固模塊；
[0014]第三主DICE加固模塊，根據(jù)nclk3、bclk3、nclkl, bclkl, Dl和D2產(chǎn)生兩路信號(hào)M31和M32，送至第三從DICE加固模塊；所述的第K主DICE加固模塊包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管；第三PMOS管的源端及襯底與電源相連，柵端輸出信號(hào)MK2，并與第八PMOS管的漏端、第八NMOS管的源端及第七NMOS管的柵端相連，漏端與第四PMOS管的源端相連，第四PMOS管的柵端與信號(hào)nclk k相連，襯底接電源，漏端輸出信號(hào)DM7，并與第三NMOS管的源端、第八NMOS管的柵端、第五PMOS管的柵端、第九PMOS管的漏端及第九NMOS管的漏端相連，第三NMOS管的柵端與bclk k相連，第三NMOS管的漏端與第四NMOS管的源端相連，襯底與地相連，第四NMOS管的柵端輸出信號(hào)MK1，并與第五PMOS管的漏端、第五NMOS管的源端及第六PMOS管的柵端相連，第四NMOS管的漏端及襯底與地相連，第五PMOS管的源端及襯底與電源相連，第五NMOS管的柵端輸出信號(hào)DM8，并與第七PMOS管的漏端、第六NMOS管的源端、第八PMOS管的柵端、第十PMOS管的漏端及第十NMOS管的漏端相連，第五NMOS管的漏端及襯底與地相連，第六PMOS管的源端及襯底與電源相連，漏端與第七PMOS管的源端相連，第七PMOS管的柵端與nclk(k+l (當(dāng)k〈3時(shí))或k_2 (當(dāng)k>2時(shí)))相連，第七PMOS管的襯底與電源相連，第六NMOS管的柵端與bclk(k+l (當(dāng)k〈3時(shí))或k_2 (當(dāng)k>2時(shí)))相連，第六NMOS管的襯底與地相連，第六NMOS管的漏端與第七NMOS管的源端相連，第七NMOS管的漏端與襯底與地相連，第八PMOS管的源端及襯底與電源相連，第八NMOS管的漏端與襯底與地相連，第九PMOS管的源端與輸入信號(hào)Dl相連，第九PMOS管的柵端與bclk k相連，第九PMOS管的襯底與電源相連，第九NMOS管的源端與輸入信號(hào)Dl相連，第九NMOS管的柵端與nclk k相連，第九NMOS管的襯底與地相連，第十PMOS管的源端與輸入信號(hào)D2相連，第十PMOS管的柵端與bclk (k+Ι (當(dāng)k〈3時(shí))或k_2 (當(dāng)k>2時(shí)))相連，第十PMOS管的襯底與電源相連，第十NMOS管的源端與輸入信號(hào)Dl相連，第十NMOS管的柵端與nclk(k+l (當(dāng)k〈3時(shí))或k-2(當(dāng)k>2時(shí)))相連，第十NMOS管的襯底與地相連，其中，K=一，二，三，當(dāng) K =一時(shí)，k = 1，當(dāng) K = 二時(shí)，k = 2，當(dāng) K =三時(shí)，k = 3 ；
[0015]第一從DICE加固模塊，根據(jù)nclkl、bclkl、nclk2、bclk2、Mil和M12產(chǎn)生兩路信號(hào)Xl+和X1-，送至第一 C單元模塊；
[0016]第二從DICE加固模塊，根據(jù)nclk2、bclk2、nclk3、bclk3、M21和M22產(chǎn)生兩路信號(hào)X2+和X2-，送至第二 C單元模塊；
[0017]第三從DICE加固模塊，根據(jù)nclk3、bclk3、nclkl、bclkl、M31和M32產(chǎn)生兩路信號(hào)X3+和X3-，送至第三C單元模塊；所述的第K從DICE加固模塊包括第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第^^一 NMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管；第^^一 PMOS管的源端及襯底與電源相連，第i^一 PMOS管的柵端輸出信號(hào))《-，并與第十五NMOS管的柵端、第十六PMOS管的漏端及第十六NMOS管的源端相連，第i^一 PMOS管的漏端與第十二 PMOS管的源端相連，第十二 PMOS管的柵端與信號(hào)bclk k相連，第十二 PMOS管的襯底與電源相連，第十二 PMOS管的漏端輸出信號(hào)DM9，并與第十六NMOS管的柵端、第i^一 NMOS管的源端、第十三PMOS管的柵端、第十七PMOS管的漏端及第十七NMOS管的漏端相連，第i^一 NMOS管的柵端與信號(hào)nclk K相連，第^^一 NMOS管的襯底與地相連，第i^一 NMOS管的漏端與第十二 NMOS管的源端相連，第十二 NMOS管的柵端輸出信號(hào))《+，并與第十三PMOS管的漏端、第十四PMOS管的柵端及第十三NMOS