[0048]圖2為本發(fā)明實(shí)施例提供的一種逐次逼近型模數(shù)轉(zhuǎn)換電路圖；
[0049]圖3為本發(fā)明實(shí)施例提供的一種電子設(shè)備結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0050]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明實(shí)施方式作進(jìn)一步地詳細(xì)描述。
[0051]如圖1為所示為本發(fā)明實(shí)施例提供的一種逐次逼近型模數(shù)轉(zhuǎn)換電路結(jié)構(gòu)示意圖；該包括:數(shù)模轉(zhuǎn)化器，比較器，逐次逼近型寄存器和邏輯控制電路；
[0052]所述數(shù)模轉(zhuǎn)化器用于將采集到的數(shù)字信號(hào)轉(zhuǎn)化為模擬信號(hào)，并將所述模擬信號(hào)發(fā)送到所述比較器輸入端；
[0053]所述比較器用于將所述接收到的模擬信號(hào)進(jìn)行比較，輸出一個(gè)二進(jìn)制值給所述逐次逼近型寄存器；
[0054]所述逐次逼近型寄存器用于存儲(chǔ)所述比較器輸出的二進(jìn)制值，并生成所述逐次逼近型模數(shù)轉(zhuǎn)換電路內(nèi)部控制信號(hào)，并將所述控制信號(hào)發(fā)送到所述邏輯控制電路；
[0055]所述邏輯控制電路用于調(diào)整所述控制信號(hào)的驅(qū)動(dòng)能力，并將所述調(diào)整后的控制信號(hào)發(fā)送給所述數(shù)模轉(zhuǎn)化器，以便實(shí)現(xiàn)對(duì)應(yīng)控制功能。
[0056]需要說明的是，所述數(shù)模轉(zhuǎn)化器采用分段電容結(jié)構(gòu)。
[0057]還需要說明的是，所述比較器采用輸出失調(diào)存儲(chǔ)技術(shù)。
[0058]基于以上實(shí)施例，如圖2所示，設(shè)本發(fā)明實(shí)施例提供的一種10位的逐次逼近型模數(shù)轉(zhuǎn)換電路圖；該電路包括:數(shù)模轉(zhuǎn)化器，比較器，逐次逼近型寄存器和邏輯控制電路；其中，所述數(shù)模轉(zhuǎn)化器包括:第一電容Cl，第二電容C2，第三電容Cmsbp，第四電容QSBp，第五電容QSBn，第六電容CMSBn，第七電容Cal，第八電容Ca2，第一開關(guān)S1，第二開關(guān)S。，第三開關(guān)S，第四開關(guān)Sip?5p，第五開關(guān)S6p?1()p，第六開關(guān)S(jp，第七開關(guān)Sln?5n，第八開關(guān)S6n?1()η，第九開關(guān)
^On;
[0059]所述第一電容Cl 一端接所述第六開關(guān)Sw—端，所述第一電容Cl另一端接所述比較器負(fù)向輸入端、所述第三電容Cmsbp、所述第七電容Cal、第二開關(guān)S。與第三開關(guān)S的連接端;
[0060]所述第六開關(guān)Sidp另一端接電壓V ΙΝΡ端側(cè)，所述第六開關(guān)S m第三端接電壓V ?端側(cè)；
[0061]所述第三電容Cmsbp另一端接所述第五開關(guān)S 6Ρ?1(:Ρ—端；所述第五開關(guān)S 6Ρ?1(]Ρ另一端接電壓V?fp，所述第五開關(guān)S6P? 1(]Ρ第三端接電壓V eM端側(cè)；
[0062]所述第四電容Qsbp—端接所述第四開關(guān)S 1P?5P—端；所述第四電容C 另一端接所述第七電容Cal—端；
[0063]所述第四開關(guān)S1P?5P另一端接電壓V refp，所述第四開關(guān)S1P?5P第三端接電壓V ?端側(cè)；
[0064]所述第二開關(guān)S。另一端接所述第四開關(guān)S 1??^與所述第四電容C 連接端；
[0065]所述第三開關(guān)S另一端接所述比較器正相輸入端，所述第二電容C2，所述第六電容CMSBn，所述第八電容Ca2，所述第一開關(guān)S1連接端；
[0066]所述第二電容C2另一端接所述第九開關(guān)3。?一端；所述第九開關(guān)S另一端接電壓VINN，所述第九開關(guān)Ste第三端接電壓V εΜ端側(cè)；
[0067]所述第六電容CMSBn另一端接所述第八開關(guān)S 6n?1(:n—端；所述第八開關(guān)S 6n?1(]n另一端電壓V?fn，所述第八開關(guān)S6n?1(]n第三端接電壓V eM端側(cè)；
[0068]所述第八電容Ca2另一端接所述第五電容C ^一端；所述第五電容C ^另一端接所述第七開關(guān)Sln?5?與所述第一開關(guān)S i連接端；
[0069]所述第七開關(guān)Sln^5n另一端電壓V refn,所述第七開關(guān)Sln?5n第三端接電壓V ?端側(cè)。
[0070]需要說明的是，采用單位耦合電容連接高低段電容陣列。
[0071]基于以上電路，對(duì)本發(fā)明工作原理進(jìn)行詳細(xì)說明；
[0072]如圖2所示，本發(fā)明提出的一種逐次逼近型模數(shù)轉(zhuǎn)換電路為全差分輸入電荷重分配逐次逼近型模數(shù)轉(zhuǎn)換電路結(jié)構(gòu)。其結(jié)構(gòu)優(yōu)點(diǎn)除功耗低之外，省去了現(xiàn)有電荷重分配結(jié)構(gòu)中單獨(dú)的采樣/保持電路，使得電路設(shè)計(jì)大幅簡(jiǎn)化。通過數(shù)模轉(zhuǎn)化器中電容充放電形式實(shí)現(xiàn)轉(zhuǎn)換過程，因?yàn)殡娙菹啾入娮栌懈玫钠ヅ涠群蜏囟确€(wěn)定性，有利于實(shí)現(xiàn)較高的轉(zhuǎn)換精度。以10位的逐次逼近型模數(shù)轉(zhuǎn)換電路為例，對(duì)其工作過程進(jìn)行詳細(xì)說明，具體步驟如下:
[0073](I)初始化
[0074]所述初始化過程包括:電容放電過程、比較器消失調(diào)過程以及采樣/保持過程。
[0075]系統(tǒng)啟動(dòng)后，首先閉合開關(guān)S。可以實(shí)現(xiàn)電容陣列的上下短接，電容充分放電；放電結(jié)束后，各個(gè)開關(guān)的狀態(tài)不變，比較器兩端的電壓都為電壓Vcm，作為比較器消失調(diào)的共模電平；接下來，進(jìn)入采樣保持階段，采樣時(shí)，開關(guān)SJpS1閉合，電容陣列的高位電容和C1、C2參與采樣，即CMSBp、Cl和CMSBn、C2的下極板分別接Vinp和V ιηη，低位電容不進(jìn)行采樣，即Qsbp和QSBn的下極板分別連接C _和C ■的上極板。采樣結(jié)束后，進(jìn)入保持階段，開關(guān)S首先斷開，同時(shí)開關(guān)S。和S i也斷開，上下電容陣列所有電容的下極板都接共模電平VM。
[0076]2)、采樣/保持過程完成后，ADC的工作進(jìn)入第二個(gè)過程，即轉(zhuǎn)換過程。
[0077]逐次逼近在這一個(gè)過程中進(jìn)行，并消耗10個(gè)時(shí)鐘周期。期間，逐次逼近的控制數(shù)字碼保存在逐次逼近型寄存器中，并且邏輯控制電路根據(jù)這些數(shù)字碼來控制數(shù)模轉(zhuǎn)化器中電容陣列中電荷的再分配。一次時(shí)鐘周期確定一位數(shù)字碼，由逐次逼近型寄存器的存儲(chǔ)單元串行輸出。
[0078]3)、最后一個(gè)過程，即待機(jī)過程。
[0079]當(dāng)ADC完成一次數(shù)據(jù)轉(zhuǎn)換后，進(jìn)入待機(jī)狀態(tài)，節(jié)省功耗。
[0080]假設(shè)系統(tǒng)時(shí)鐘為2MHz，采樣速率為100Ks/s。一次采樣周期為10 μ，對(duì)應(yīng)20個(gè)時(shí)鐘周期，全部轉(zhuǎn)換過程消耗15個(gè)周期；其中，電容放電過程需要I個(gè)周期，采樣保持過程需要2個(gè)周期，轉(zhuǎn)換過程需要10個(gè)周期，待機(jī)過程需要I個(gè)周期，剩余5個(gè)時(shí)鐘周期。數(shù)據(jù)轉(zhuǎn)換完以后，可以設(shè)計(jì)將逐次逼近型寄存器控制發(fā)出一個(gè)控制信號(hào)給邏輯控制電路，由邏輯控制電路控制ADC進(jìn)入待機(jī)狀態(tài)，同時(shí)關(guān)閉比較器，節(jié)省功耗。
[0081]需要說明的是，采用單位耦合電容連接高低段電容陣列，即所述單位耦合電容包括:第七電容Cal，第八電容Ca2;所述高段電容陣列包括:第一電容Cl，第二電容C2，第三電容Cmsbp，第六電容CMSBn;所述低段電容陣列包括:第四電容CuBp，第五電容QSBn;即所述低段電容陣列的第四電容Qsbp通過所述第七電容C al與所述高段電容陣列的第一電容Cl、第三電容Cmsbp連接；所述低段電容陣列的第五電容qSBn通過所述第八電容Ca2與所述高段電容陣列的第二電容C2，第六電容CMSBn連接。
[0082]如圖3所示，為本發(fā)明實(shí)施例提供的一種電子設(shè)備結(jié)構(gòu)示意圖；該電子設(shè)備包括:逐次逼近型模數(shù)轉(zhuǎn)換電路；該電路包括:數(shù)模轉(zhuǎn)化器，比較器，逐次逼近型寄存器和邏輯控制電路；
[0083]所述數(shù)模轉(zhuǎn)化器用于將采集到的數(shù)字信號(hào)轉(zhuǎn)化為模擬信號(hào)，并將所述模擬信號(hào)發(fā)送到所述比較器輸入端；
[0084]所述比較器用于將所述接收到的模擬信號(hào)進(jìn)行比較，輸出一個(gè)二進(jìn)制值給所述逐次逼近型寄存器；
[0085]所述逐次逼近型寄存器用于存儲(chǔ)所述比較器輸出的二進(jìn)制值，并生成所述逐次逼近型模數(shù)轉(zhuǎn)換電路內(nèi)部控制信號(hào)，并將所述控制信號(hào)發(fā)送到所述邏輯控制電路；
[0086]所述邏輯控制電路用于調(diào)整所述控制信號(hào)的驅(qū)動(dòng)能力，并將所述調(diào)整后的控制信號(hào)發(fā)送給所述數(shù)模轉(zhuǎn)化器，以便實(shí)現(xiàn)對(duì)應(yīng)控制功能。
[0087]需要說明的是，所述數(shù)模轉(zhuǎn)化器采用分段電容結(jié)構(gòu)。
[0088]還需要說明的是，所述數(shù)模轉(zhuǎn)化器包括:第一電容Cl，第二電容C2，第三電容CMSBp，第四電容QSBp，第五電容QSBn，第六電容CMSBn，第七電容Cal，第八電容Ca2，第一開關(guān)S1，第二開關(guān)S。，第三開關(guān)S，第四開關(guān)S1P?5P，第五開關(guān)S6P?1(]P，第六開關(guān)Sidp，第七開關(guān)Sln^5n，第八開關(guān)S6n?10n,第九開關(guān)SQn;
[0089]所述第一電容Cl 一端接所述第六開關(guān)Sw—端，所述第一電容Cl另一端接所述比較器負(fù)向輸入端、所述第三電容Cmsbp、所述第七電容Cal、第二開關(guān)S。與第三開關(guān)S的連接端;
[0090]所述第六開關(guān)Sidp另一端接電壓V INP端側(cè)，所述第六開關(guān)S m第三端接電壓V ?端側(cè)；
[0091]所述第三電容Cmsbp另一端接所述第五開關(guān)S 6P?1(:P—端；所述第五開關(guān)S 6P?1(]P另一端接電壓V?fp，所述第五開關(guān)S6P? 1(]P第三端接電壓V eM端側(cè)；
[0092]所述第四電容Qsbp—端接所述第四開關(guān)S 1P?5P—端；所述第四電容C 另一端接所述第七電容Cal—端；
[0093]所述第四開關(guān)S1P?5P另一端接電壓V refp，所述第四開關(guān)S1P?5P第三端接電壓V ?端側(cè)；
[0094]所述第二開關(guān)S。另一端