頭616示出了第三采樣保持單元 和第三組分ADC的操作之間的關(guān)系。當(dāng)?shù)谌M分ADC的等待期（其與分辨率Q 2有關(guān)，并且 可被視為仏/2)過去時，如633所示，對每個組分ADC觸發(fā)器提供相應(yīng)輸出。虛線箭頭626 示出了第三組分ADC等待時間。信號642以及虛線箭頭636示出了：第三組分ADC的輸出 直接提供采樣速率為R 2的輸出信號（不需要復(fù)用，因?yàn)镹2= 1)。在此例中，相比于633所 示的第三組分ADC輸出，642所示的輸出信號被延遲，以便實(shí)現(xiàn)與641所示的輸出信號（其 經(jīng)受更長的組分ADC等待時間）的時間對準(zhǔn)。
[0087] 圖7是示意性地示出了根據(jù)一些實(shí)施例的TI ADC結(jié)構(gòu)的示例事件之間關(guān)系的時 序圖。舉例來說，該時序圖可以與圖3的TI ADC結(jié)構(gòu)相關(guān)。在本例中，N = 3, L = 2, R1 = 2私，〇1=〇2，并且選擇&=2，1=1。因此，為第一模擬輸入信號分配兩個組分40(： :8(本 例中為ADC_1和ADC_2)，為第二模擬輸入信號分配一個組分ADC (本例中為ADC_3)。
[0088] 從圖的頂部開始，示出了用于L = 2個采樣保持單元（相比圖3中的311、312、313) 的觸發(fā)信號（S/H_TRIG_1，S/H_TRIG_2)701、702。接下來是用于將L = 2個模擬輸入信號劃 分成N = 3個處理路徑信號流的解復(fù)用器控制信號（DE-MUX_1，DE-MUX_2, DE-MUX_3) 711、 712、713,用于N = 3個采樣保持單元（相比圖3中的321,322,323)的觸發(fā)信號（ADC_ TRIG_1, ADC_TRIG_2, ADC_TRIG_3) 721、722、723 以及相應(yīng)的輸出定時（ADC_0UT_1，ADC_ 0UT_2, ADC_0UT_3) 731、732、733。最后示出了 L = 2個復(fù)用的輸出信號的定時（SMPL_ 0UT_1, SMPL_0UT_2)741、742。
[0089] 第一模擬輸入信號被第一采樣保持單元（應(yīng)用Rl的采樣速率）采樣，如701所示。 采樣的信號被解復(fù)用器分成兩個信號流（各自具有R 1Z^N1 = R /2的采樣速率），該解復(fù)用器 交替地將樣本發(fā)送至其第一和第二輸出，如711、712以及虛線箭頭704和705所示。如721 和722所示，與相應(yīng)的解復(fù)用器輸出相關(guān)地觸發(fā)第一和第二組分ADC: s。虛線箭頭714示出 了第一解復(fù)用器輸出和第一組分ADC的操作之間的關(guān)系，而虛線箭頭715示出了第二解復(fù) 用器輸出和第二組分ADC的操作之間的關(guān)系。當(dāng)相應(yīng)組分ADC的等待期過去時，如731和 732所示，對每個組分ADC觸發(fā)器提供相應(yīng)輸出。虛線箭頭724示出了第一組分ADC等待時 間，而虛線箭頭725示出了第二組分ADC等待時間。信號741以及虛線箭頭734和735示 出了：第一組分ADC: s和第二組分ADC: s的輸出被復(fù)用以提供采樣速率為Rl的輸出信號。
[0090] 第二模擬輸入信號被第二采樣保持單元（應(yīng)用R2的采樣速率）采樣，如702所示。 采樣的信號被直接發(fā)送至第三解復(fù)用器輸出（因?yàn)镹 2= 1)，如713及虛線箭頭706所示。 如723所示，與相應(yīng)解復(fù)用器輸出相關(guān)地觸發(fā)第三組分ADC。虛線箭頭716示出了第三解 復(fù)用器輸出和第三組分ADC的操作之間的關(guān)系。當(dāng)?shù)谌M分ADC的等待期過去時，如733 所示，對每個組分ADC觸發(fā)器提供相應(yīng)輸出。虛線箭頭726示出了第三組分ADC等待時間。 信號742以及虛線箭頭736示出了：第三組分ADC的輸出直接提供采樣速率為私的輸出信 號（因?yàn)镹 2= 1，故無需復(fù)用）。
[0091] 圖8是示意性地示出了根據(jù)一些實(shí)施例的TI ADC結(jié)構(gòu)的示例事件之間關(guān)系的時 序圖。舉例來說，該時序圖可以與圖3的TI ADC結(jié)構(gòu)相關(guān)。在本例中，N = 3, L = 2, R1 = R2, Q1= 2Q2，并且選擇N1= 2, N2= 1。因此，為第一模擬輸入信號分配了兩個組分ADC:s(本 例中為ADC_1和ADC_2)，為第二模擬輸入信號分配了一個組分ADC (本例中為ADC_3)。
[0092] 從圖的頂部開始，示出了用于L = 2個采樣保持單元（相比圖3中的311、312、 313)的觸發(fā)信號（3/!〇1^_1，3/!〇1^_2)801、802。接下來是用于將1^ = 2個模擬輸 入信號分成N = 3個處理路徑信號流的解復(fù)用器控制信號（DE-MUX_1，DE-MUX_2, DE-M UX_3) 811,812,813,用于N = 3個采樣保持單元（相比圖3中的321,322,323)觸發(fā)信號 (八0(：_了1?16_1，0(：_了1?16_2,0(：_了1?16_3)821、822、823，以及相應(yīng)的輸出定時（厶0(：_01]1'_1， ADC_0UT_2，ADC_0UT_3)831、832、833。最后示出了 L = 2個復(fù)用的輸出信號的定時（SMPL_ 0UT_1, SMPL_0UT_2)841、842。
[0093] 第一模擬輸入信號被第一采樣保持單元（應(yīng)用R1的采樣速率）采樣，如801所示。 采樣的信號被解復(fù)用器分成兩個信號流（各自具有R 1Z^N1 = R /2的采樣速率），該解復(fù)用器 交替地將樣本發(fā)送至其第一和第二輸出，如81U812以及虛線箭頭804和805所示。如821 和822所示，與相應(yīng)的解復(fù)用器輸出相關(guān)地觸發(fā)第一和第二組分ADC: s。虛線箭頭814示 出了第一解復(fù)用器輸出和第一組分ADC的操作之間的關(guān)系，而虛線箭頭815示出了第二解 復(fù)用器輸出和第二組分ADC的操作之間的關(guān)系。當(dāng)相應(yīng)組分ADC的等待期（其與分辨率Q 1 有關(guān)）過去時，如831和832所示，對每個組分ADC觸發(fā)器提供相應(yīng)輸出。虛線箭頭824示 出了第一組分ADC等待時間，而虛線箭頭825示出了第二組分ADC等待時間。信號841以 及虛線箭頭834和835示出了：第一組分ADC: s和第二組分ADC: s的輸出被復(fù)用以提供采 樣速率為R1的輸出信號。
[0094] 第二模擬輸入信號被第二采樣保持單元（應(yīng)用R2的采樣速率）采樣，如802所示。 采樣的信號被直接發(fā)送至第三解復(fù)用器輸出（因?yàn)镹 2= 1)，如813及虛線箭頭806所示。 如823所示，與相應(yīng)的解復(fù)用器輸出相關(guān)地觸發(fā)第三組分ADC。虛線箭頭816示出了第三 解復(fù)用器輸出和第三組分ADC的操作之間的關(guān)系。當(dāng)?shù)谌M分ADC的等待期（其與分辨率 Q2有關(guān)，并且可以被視為Q /2)過去時，如833所示，對每個組分ADC觸發(fā)器提供相應(yīng)輸出。 虛線箭頭826示出了第三組分ADC等待時間。信號842以及虛線箭頭836示出了 ：第三組 分ADC的輸出直接提供采樣速率為R2的輸出信號（因?yàn)镹2= 1，故無需復(fù)用）。在本例中， 相比于由833所示的第三組分ADC輸出，由842所示的輸出信號被延遲，以便實(shí)現(xiàn)與841所 示的輸出信號（其經(jīng)受更長的組分ADC等待時間）的時間對準(zhǔn)。
[0095] 需要說明的是（也如圖5和圖7所示），其中組分ADC等待時間是恒定的TI ADC 硬件可被最優(yōu)地或至少接近最優(yōu)地使用，因?yàn)槊總€輸入信號的組分ADC:s的數(shù)量是可調(diào)整 的。類似地，（也如圖6和圖8所示）需要說明的是，其中組分ADC等待時間由于可變的分 辨率（以及恒定的周期時間）而變化的TI ADC硬件可被最優(yōu)地或至少接近最優(yōu)地使用，因 為每個輸入信號的組分ADC: s的數(shù)量是可調(diào)整的。
[0096] 根據(jù)一些實(shí)施例，在此描述的組分ADC分配的動態(tài)方法可以與以下方法相結(jié)合： 在所述方法中，不是所有的組分ADC: s都必須被使用，并且未被使用的組分ADC: s可能被置 于低能量模式。
[0097] 這種方法的一個例子是當(dāng)靈活的數(shù)字輸出信號采樣頻率的時間交織模數(shù)轉(zhuǎn)換器 包括為特定的固定時鐘頻率設(shè)計的組分模數(shù)轉(zhuǎn)換器。在此例中，組分ADC: s通過模數(shù)轉(zhuǎn)換 器操作時鐘信號（ADC時鐘）來計時，該模數(shù)轉(zhuǎn)換器操作時鐘信號通常具有與組分ADC:s的 設(shè)計和硬件實(shí)現(xiàn)相關(guān)聯(lián)的固定的時鐘周期，并且TI ADC的其他部分（例如采樣保持單元） 是基于采樣時鐘來計時，該采樣時鐘的周期通?；陟`活的采樣速率。所述靈活性可能在 使用中得以表現(xiàn)：對于當(dāng)前采樣速率多余的處理路徑可以被設(shè)置為低能量模式。
[0098] 將ADC時鐘與采樣速率去耦合（decouple)可導(dǎo)致組分ADC: s的輸出樣本為非等 距離。可以基于采樣時鐘將輸出樣本適當(dāng)?shù)刂匦聦?zhǔn)，以產(chǎn)生具有等距離樣本和期望的采 樣速率的所得到的數(shù)字信號。
[0099] 控制器（如圖3和圖4中的340、440)可進(jìn)一步適于選擇使用N個組分ADC: s中 的多少個以及哪個（并且把其余的設(shè)置成低能量模式），并且管理信號的時間對準(zhǔn)，以使數(shù) 字輸出信號具有等距離樣本。
[0100] 所描述的實(shí)施例及其等同物可以以軟件、硬件或它們的組合來實(shí)現(xiàn)。它們可以通 過與通信設(shè)備相關(guān)聯(lián)的或集成的通用電路來執(zhí)行，諸如數(shù)字信號處理器（DSP)、中央處理單 元（CPU)、協(xié)同處理器單元、現(xiàn)場可編程門列陣（FPGA)或者其他可編程硬件，或者可以通過 專用電路來執(zhí)行，諸如例如專用集成電路（ASI