輸出端，所 述第三或非門電路411的第二輸入端連接所述第二非門電路401的輸出端，所述第三或非 門電路411的第三輸入端連接所述第三非門電路402的輸出端，所述第三或非門電路411 的輸出端適于輸出所述8位二進(jìn)制數(shù)據(jù)X 7X6X5X4X3X2X 1Xid的第七位數(shù)據(jù)X6。
[0075] 所述第四PMOS管P41的源極適于輸入第一電源電壓Vdd，所述第四PMOS管P41 的柵極連接所述第四PMOS管P41的漏極和所述第四NMOS管Ml的柵極，所述第四NMOS管 Ml的漏極適于輸出所述8位二進(jìn)制數(shù)據(jù)X7X6X5X4X 3X2X1Xid的第八位數(shù)據(jù)X7，所述第四NMOS 管Ml的源極適于輸入第二電源電壓，所述第二電源電壓低于所述第一電源電壓VdcL通 常，所述第二電源電壓為地電壓，即所述第四NMOS管Ml的源極接地。
[0076] 所述第二子譯碼單元201的具體電路結(jié)構(gòu)與所述第一子譯碼單元200的具體電路 結(jié)構(gòu)類似，在此不再贅述。需要說明的是，所述控制單元和所述第一子譯碼單元200的具體 電路結(jié)構(gòu)并不限于本發(fā)明實(shí)施例所列舉的電路結(jié)構(gòu)。在其他實(shí)施例中，所述控制單元和所 述第一子譯碼單元200也可以為其他形式的電路，只要能夠?qū)崿F(xiàn)在本發(fā)明技術(shù)方案中的功 能即可，本發(fā)明對(duì)此不作限定。
[0077] 雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本 發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)或修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所 限定的范圍為準(zhǔn)。
【主權(quán)項(xiàng)】
1. 一種溫度計(jì)譯碼器，其特征在于，包括第一子譯碼單元、第二子譯碼單元以及2N M個(gè) 控制模塊，N為待譯碼二進(jìn)制數(shù)據(jù)的位數(shù)，2 < M < (N-2)，M為正整數(shù)； 所述第一子譯碼單元適于將所述待譯碼二進(jìn)制數(shù)據(jù)的最低有效位數(shù)據(jù)至第M位數(shù)據(jù) 譯碼為2M位二進(jìn)制數(shù)據(jù)，所述2M位二進(jìn)制數(shù)據(jù)的最低有效位數(shù)據(jù)至第J位數(shù)據(jù)為二進(jìn)制數(shù) 據(jù)1，所述2 M位二進(jìn)制數(shù)據(jù)的第（J+1)位數(shù)據(jù)至最高有效位數(shù)據(jù)為二進(jìn)制數(shù)據(jù)0, J為所述 最低有效位數(shù)據(jù)至第M位數(shù)據(jù)對(duì)應(yīng)的十進(jìn)制數(shù)據(jù)； 所述第二子譯碼單元適于將所述待譯碼二進(jìn)制數(shù)據(jù)的第（M+1)位數(shù)據(jù)至最高有效位 數(shù)據(jù)譯碼為2N M位二進(jìn)制數(shù)據(jù)，所述2N M位二進(jìn)制數(shù)據(jù)的最低有效位數(shù)據(jù)至第K位數(shù)據(jù)為二 進(jìn)制數(shù)據(jù)1，所述2NM位二進(jìn)制數(shù)據(jù)的第（K+1)位數(shù)據(jù)至最高有效位數(shù)據(jù)為二進(jìn)制數(shù)據(jù)0，K 為所述第（M+1)位數(shù)據(jù)至最高有效位數(shù)據(jù)對(duì)應(yīng)的十進(jìn)制數(shù)據(jù)； 每個(gè)控制模塊包括2M個(gè)控制單元； 所述控制單元包括第一輸入端、第一輸出端、復(fù)位端以及置位端，其中，所述第一輸出 端適于在所述復(fù)位端接收二進(jìn)制數(shù)據(jù)0、所述置位端接收二進(jìn)制數(shù)據(jù)1時(shí)輸出與所述第一 輸入端接收的二進(jìn)制數(shù)據(jù)相反的二進(jìn)制數(shù)據(jù)，在所述復(fù)位端和所述置位端均接收二進(jìn)制數(shù) 據(jù)1時(shí)輸出二進(jìn)制數(shù)據(jù)〇,在所述復(fù)位端和所述置位端均接收二進(jìn)制數(shù)據(jù)〇時(shí)輸出二進(jìn)制數(shù) 據(jù)1; 每個(gè)控制模塊中第P個(gè)控制單元的第一輸入端適于接收所述2M位二進(jìn)制數(shù)據(jù)的第P位 數(shù)據(jù)，1彡P(guān)彡2M，P為正整數(shù)； 第Q個(gè)控制模塊中每個(gè)控制單元的復(fù)位端適于接收所述2N M位二進(jìn)制數(shù)據(jù)的第Q位數(shù) 據(jù)，1彡Q彡2NM，Q為正整數(shù)； 第1個(gè)控制模塊中每個(gè)控制單元的置位端接收二進(jìn)制數(shù)據(jù)1，第L個(gè)控制模塊中每個(gè)控 制單元的置位端適于接收所述2N M位二進(jìn)制數(shù)據(jù)的第（L-I)位數(shù)據(jù)，2 < L < 2N M，L為正整 數(shù)。2. 如權(quán)利要求1所述的溫度計(jì)譯碼器，其特征在于，所述控制單元還包括第一PMOS管、 第二PMOS管、第一 NMOS管、第二NMOS管以及反相器，所述反相器包括第二輸入端、第二輸 出端、第一電源端以及第二電源端； 所述第一 PMOS管的柵極連接所述復(fù)位端，所述第一 PMOS管的源極連接所述第二PMOS 管的源極并適于輸入第一電源電壓，所述第一 PMOS管的漏極連接所述第一電源端； 所述第二PMOS管的柵極連接所述置位端，所述第二PMOS管的漏極連接所述第一輸出 端、所述第二輸出端以及所述第二NMOS管的漏極； 所述第二NMOS管的柵極連接所述復(fù)位端，所述第二NMOS管的源極連接所述第一 NMOS 管的源極并適于輸入第二電源電壓，所述第二電源電壓低于所述第一電源電壓； 所述第一 NMOS管的柵極連接所述置位端，所述第一 NMOS管的漏極連接所述第二電源 端； 所述第二輸入端連接所述第一輸入端。3. 如權(quán)利要求2所述的溫度計(jì)譯碼器，其特征在于，所述反相器還包括第三PMOS管和 第三NMOS管； 所述第三PMOS管的柵極連接所述第三NMOS管的柵極和所述第二輸入端，所述第三 PMOS管的源極連接所述第一電源端，所述第三PMOS管的漏極連接所述第三NMOS管的漏極 和所述第二輸出端； 所述第三NMOS管的源極連接所述第二電源端。4. 如權(quán)利要求2所述的溫度計(jì)譯碼器，其特征在于，所述第二電源電壓為地電壓。5. 如權(quán)利要求1至4任一項(xiàng)所述的溫度計(jì)譯碼器，其特征在于，N為6, M為3,所述第 一子譯碼單元包括第一非門電路、第二非門電路、第三非門電路、第四非門電路、第一與非 門電路、第二與非門電路、第三與非門電路、或門電路、與門電路、第一或非門電路、第二或 非門電路、第三或非門電路、第四PMOS管以及第四NMOS管； 所述第一非門電路的輸入端適于輸入所述待譯碼二進(jìn)制數(shù)據(jù)的第一位數(shù)據(jù)，所述第二 非門電路的輸入端適于輸入所述待譯碼二進(jìn)制數(shù)據(jù)的第二位數(shù)據(jù)，所述第三非門電路的輸 入端適于輸入所述待譯碼二進(jìn)制數(shù)據(jù)的第三位數(shù)據(jù)； 所述第一與非門電路的第一輸入端連接所述第一非門電路的輸出端，所述第一與非門 電路的第二輸入端連接所述第二非門電路的輸出端，所述第一與非門電路的第三輸入端連 接所述第三非門電路的輸出端，所述第一與非門電路的輸出端適于輸出所述2 M位二進(jìn)制數(shù) 據(jù)的第一位數(shù)據(jù)； 所述第二與非門電路的第一輸入端連接所述第二非門電路的輸出端，所述第二與非門 電路的第二輸入端連接所述第三非門電路的輸出端，所述第二與非門電路的輸出端適于輸 出所述2M位二進(jìn)制數(shù)據(jù)的第二位數(shù)據(jù)； 所述或門電路的第一輸入端連接所述第一非門電路的輸出端，所述或門電路的第二輸 入端連接所述第二非門電路的輸出端，所述第三與非門電路的第一輸入端連接所述或門電 路的輸出端，所述第三與非門電路的第二輸入端連接所述第三非門電路的輸出端，所述第 三與非門電路的輸出端適于輸出所述2^立二進(jìn)制數(shù)據(jù)的第三位數(shù)據(jù)； 所述第四非門電路的輸入端連接所述第三非門電路的輸出端，所述第四非門電路的輸 出端適于輸出所述2^立二進(jìn)制數(shù)據(jù)的第四位數(shù)據(jù)； 所述與門電路的第一輸入端連接所述第一非門電路的輸出端，所述與門電路的第二輸 入端連接所述第二非門電路的輸出端，所述第一或非門電路的第一輸入端連接所述與門電 路的輸出端，所述第一或非門電路的第二輸入端連接所述第三非門電路的輸出端，所述第 一或非門電路的輸出端適于輸出所述2 M位二進(jìn)制數(shù)據(jù)的第五位數(shù)據(jù)； 所述第二或非門電路的第一輸入端連接所述第二非門電路的輸出端，所述第二或非門 電路的第二輸入端連接所述第三非門電路的輸出端，所述第二或非門電路的輸出端適于輸 出所述2M位二進(jìn)制數(shù)據(jù)的第六位數(shù)據(jù)； 所述第三或非門電路的第一輸入端連接所述第一非門電路的輸出端，所述第三或非門 電路的第二輸入端連接所述第二非門電路的輸出端，所述第三或非門電路的第三輸入端連 接所述第三非門電路的輸出端，所述第三或非門電路的輸出端適于輸出所述2 M位二進(jìn)制數(shù) 據(jù)的第七位數(shù)據(jù)； 所述第四PMOS管的源極適于輸入第一電源電壓，所述第四PMOS管的柵極連接所述第 四PMOS管的漏極和所述第四NMOS管的柵極，所述第四NMOS管的漏極適于輸出所述2M位 二進(jìn)制數(shù)據(jù)的第八位數(shù)據(jù)，所述第四NMOS管的源極適于輸入第二電源電壓，所述第二電源 電壓低于所述第一電源電壓。6. 如權(quán)利要求5所述的溫度計(jì)譯碼器，其特征在于，所述第二電源電壓為地電壓。
【專利摘要】一種溫度計(jì)譯碼器，包括第一子譯碼單元、第二子譯碼單元以及2N-M個(gè)控制模塊。所述第一子譯碼單元適于將所述待譯碼二進(jìn)制數(shù)據(jù)的最低有效位數(shù)據(jù)至第M位數(shù)據(jù)譯碼為2M位二進(jìn)制數(shù)據(jù)；所述第二子譯碼單元適于將所述待譯碼二進(jìn)制數(shù)據(jù)的第(M+1)位數(shù)據(jù)至最高有效位數(shù)據(jù)譯碼為2N-M位二進(jìn)制數(shù)據(jù)；每個(gè)控制模塊包括2M個(gè)控制單元。本發(fā)明技術(shù)方案提供的溫度計(jì)譯碼器電路結(jié)構(gòu)簡(jiǎn)單、電路面積小、譯碼速度快。
【IPC分類】H03M7/04
【公開號(hào)】CN105099458
【申請(qǐng)?zhí)枴緾N201410195995
【發(fā)明人】李智
【申請(qǐng)人】中芯國(guó)際集成電路制造(上海)有限公司
【公開日】2015年11月25日
【申請(qǐng)日】2014年5月9日