一種波形發(fā)生裝置及方法
【技術領域】
[0001]本發(fā)明涉及電子科學技術領域，特別是涉及一種波形發(fā)生裝置及方法。
【背景技術】
[0002]隨著近年來電子科學技術以及相關研究領域的快速發(fā)展，波形發(fā)生器在電子科學與技術、通訊、物理、化學、生物，甚至醫(yī)學領域得到了廣泛的應用。高速高分辨率的波形發(fā)生功能，不僅可作為高精度的參考信號，也可為基礎科學研究提供穩(wěn)定的激勵信號，現代科學技術的快速發(fā)展，對高速高分辨率的波形發(fā)生功能，提出了新的需求。任意波形發(fā)生器(AWG,Arbitrary Waveform Generator)是波形發(fā)生功能的一個典型例子，即用戶可根據自身的需求，自定義任意波形以供AWG輸出，因此AWG既可根據用戶需求輸出正弦波、方波、三角波、鋸齒波、高斯波等常用波形，也可輸出無固定規(guī)律的自定義波形，抑或輸出組合波形。波形發(fā)生器通常以定制的專用集成電路(ASIC)或者現場可編程門陣列(FPGA)作為核心管理芯片，來實現對波形數據的發(fā)生、存儲和傳輸功能。
[0003]現在技術中的一種采用AISC實現的波形發(fā)生器，可以發(fā)揮定制電路集成度高、速度快的優(yōu)點，有利于實現高速低功耗的波形發(fā)生功能，Keysight (原Agilent)公司生產的任意波形發(fā)生器81180A，內部集成定制的專用ASIC芯片，能夠輸出雙通道高采樣率的用戶自定義波形，且具備多種輸出模式。其內部集成高速波形存儲單元，兼容網口 /USB等高速傳輸總線，在衛(wèi)星、通訊、科研等前沿技術領域得到了應用。然而其具有一個明顯的缺點，就是設計靈活性不足，ASIC設計完成后，可用的資源也被固定，用戶只能根據產品既有的功能使用，故靈活性較低，常常需要結合其他波形發(fā)生器來滿足應用的需求，故其應用有著較大的局限。當其應用場合需要較高的靈活性時，基于定制AISC的波形發(fā)生器往往難以勝任需求。
[0004]現有技術中的一種基于FPGA的波形發(fā)生裝置，以FPGA作為核心管理芯片，結合DDR存儲單元、PCI總線以及DAC模擬通道，實現了采樣率約為400MSPS的任意波形發(fā)生功能，其以DDR存儲器用于波形數據的現場存儲，PCI總線實現與上位機的通訊和波形數據傳輸，DAC模擬通道實現數字信號-模擬信號的轉換，而FPGA作為實現上述器件的綜合管理與數字波形輸出功能，并實現了多種波形輸出模式，其最終結合濾波器、放大器等模擬電路實現波形的輸出。上述波形發(fā)生器由于FPGA自身的可編程特性，為設計帶來了極大靈活度，也能夠有效地降低設計成本和開發(fā)周期。FPGA的可重復編程不僅體現在內部邏輯單元的功能可現場重新配置，而且1管腳以及工作時鐘分配也可以重新定義。因此，基于FPGA的波形發(fā)生器電路，往往不需要重新設計硬件，即可滿足多種應用場合的需求，但其有一個明顯的缺點就是:無法實現高速的數字波形發(fā)生和控制功能，運行速率低于基于定制AISC的電路。
[0005]因此，如何使波形發(fā)生器既具有較高的靈活性，又能夠實現高速的數字波形發(fā)生和控制功能，是技術人員面臨的難題。

【發(fā)明內容】

[0006]為解決上述問題，本發(fā)明提供了一種波形發(fā)生裝置和方法，既具有較高的靈活性，又能夠實現高速的數字波形發(fā)生和控制功能。
[0007]本發(fā)明提供的一種波形發(fā)生裝置包括:基于FPGA的波形發(fā)生管理模塊和外圍電路擴展模塊，所述波形發(fā)生管理模塊包括:
[0008]核心管理單元；
[0009]與所述核心管理單元連接的數據傳輸控制單元，用于控制所述核心管理單元與上位機之間的波形數據的傳輸；
[0010]與所述核心管理單元連接的存儲控制單元，用于控制所述波形數據的存儲與讀??；
[0011]與所述核心管理單元連接的系統(tǒng)時鐘管理單元，用于產生第一時鐘信號和第二時鐘信號，所述第二時鐘信號的頻率為所述第一時鐘信號的頻率的二倍；
[0012]與所述核心管理單元、所述存儲控制單元和所述系統(tǒng)時鐘管理單元連接的數據率加速單元，用于根據所述第一時鐘信號和所述第二時鐘信號壓縮所述波形數據的位寬，并以加倍的輸出速率輸出所述波形數據，所述數據率加速單元包括至少一個數據率加速部件；
[0013]所述外圍電路擴展模塊包括:
[0014]連接在所述數據傳輸控制單元和所述上位機之間的數據傳輸總線控制單元；
[0015]與所述存儲控制單元連接的存儲單元；
[0016]與所述數據率加速單元連接的數字模擬轉換單元，用于輸出任意波；
[0017]連接在所述系統(tǒng)時鐘管理單元和所述數字模擬轉換單元之間的輸出時鐘管理單
J L ο
[0018]優(yōu)選的，在上述波形發(fā)生裝置中，所述數據率加速部件包括:
[0019]第一D觸發(fā)器、第二 D觸發(fā)器、第三D觸發(fā)器和第四D觸發(fā)器，所述第一 D觸發(fā)器的第一輸入端用于接收第一輸入信號，所述第二 D觸發(fā)器的第一輸入端用于接收第二輸入信號，所述第三D觸發(fā)器的第一輸入端用于接收第三輸入信號，所述第四D觸發(fā)器的第一輸入端用于接收第四輸入信號，所述第一 D觸發(fā)器的第二輸入端、第二 D觸發(fā)器的第二輸入端、第三D觸發(fā)器的第二輸入端和第四觸發(fā)器的第二輸入端均用于接收所述第一時鐘信號；
[0020]第一高速多路復用器和第二高速多路復用器，所述第一高速多路復用器的第一輸入端連接所述第一 D觸發(fā)器的輸出端，第二輸入端連接所述第二 D觸發(fā)器的輸出端，第三輸入端用于接收所述第一時鐘信號，所述第二高速多路復用器的第一輸入端連接所述第三D觸發(fā)器的輸出端，第二輸入端連接所述第四D觸發(fā)器的輸出端，第三輸入端用于接收所述第一時鐘信號；
[0021]第五D觸發(fā)器和第六D觸發(fā)器，所述第五D觸發(fā)器的第一輸入端連接所述第一高速多路復用器的輸出端，第二輸入端用于接收所述第二時鐘信號，所述第六觸發(fā)器的第一輸入端連接所述第二高速多路復用器的輸出端，第二輸入端用于接收所述第二時鐘信號；
[0022]雙倍速率輸出I/O接口，所述雙倍速率輸出I/O接口的第一輸入端連接所述第五D觸發(fā)器的輸出端，第二輸入端連接所述第六D觸發(fā)器的輸出端，第三輸入端用于接收所述第二時鐘信號，輸出端連接所述數字模擬轉換單元。
[0023]優(yōu)選的，在上述波形發(fā)生裝置中，還包括與所述數據率加速單元連接的方波輸出單元，用于輸出方波波形。
[0024]優(yōu)選的，在上述波形發(fā)生裝置中，所述數據率加速單元包括第一數據率加速部件、第二數據率加速部件和第三數據率加速部件，其中所述第一數據率加速部件連接所述數字模擬轉換單元，所述第二數據率加速部件和所述第三數據率加速部件連接所述方波輸出單
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[0025]優(yōu)選的，在上述波形發(fā)生裝置中，所述方波輸出單元包括第一輸出延時調節(jié)部件、第二輸出延時調節(jié)部件以及或門，所述第一輸出延時調節(jié)部件的輸入端連接所述第二數據率加速部件，輸出端連接所述或門的第一輸入端，所述第二輸出延時調節(jié)部件的輸入端連接所述第三數據率加速部件，輸出端連接所述或門的第二輸入端，所述或門的輸出端用于輸出方波波形。
[0026]優(yōu)選的，在上述波形發(fā)生裝置中，所述數據傳輸控制單元為USB控制單元，所述數據傳輸總線控制單元為USB總線控制單元。
[0027]優(yōu)選的，在上述波形發(fā)生裝置中，所述存儲控制單元為DDR3存儲控制單元，所述存儲單元為DDR3存儲單元。
[0028]優(yōu)選的，在上述波形發(fā)生裝置中，所述數字模擬轉換器為高位數的數字模擬轉換器。
[0029]本發(fā)明提供的一種波形發(fā)生方法，包括:
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